特許
J-GLOBAL ID：200903037575683831
当選制御回路
発明者：
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出願人/特許権者：
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代理人 (1件)：
古谷 栄男 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-119812
公開番号（公開出願番号）：特開平7-323115
出願日： 1994年06月01日
公開日（公表日）： 1995年12月12日
要約：
【要約】【目的】 簡易な構造でありながら改ざんが困難であり、検査の簡略化も図ることのできる当選制御回路を提供することを目的とする。【構成】 V入賞ポケットに玉が入ると、スイッチ検出回路12を介して、V入賞信号がCPU14に送られる。CPU14は、これを受けて当選制御回路40に対して、読出リクエスト信号を送出する。これに応じて、当選制御回路40は、当選の有無やルーレットの数字等の判定結果を送り返す。CPU14は、この判定結果を受けて、表示駆動回路20を介しルーレット4に数字を表示する。判定結果が当選であれば、当選制御回路40に向けて、親回路側ポケット開信号を所定回数出力する。これにより、当選制御回路40から、ポケット開信号が出され、ソレノイド駆動回路22を介してソレノイド24が所定回数駆動される。したがって、チャッカー6が所定回数だけ開く。当選の有無の判定を当選制御回路40によって行っており、チャッカー6の開閉制御をCPU14単独でできないようにしているので、当選率の改ざんが困難である。
請求項（抜粋）：
設定内容を記憶するとともに、記憶内容が書き換え不可能に構成され、もしくは所定の書換条件を充足しなければ書き換えが不可能に構成された設定内容記憶手段、乱数を発生する乱数発生手段、親回路からの問合せ信号を受けて、乱数発生手段から読み出した乱数と、設定内容記憶手段に記憶された設定内容とに基づいて得た当選の有無を、親回路に判定結果として出力する当選判定手段、を備えたことを特徴とする当選制御回路。
引用特許：
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