特許

J-GLOBAL ID：200903037579130845

表示装置

発明者： 羽 成 淳
出願人/特許権者： 株式会社東芝
代理人 (1件)： 吉武 賢次 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-296213
公開番号（公開出願番号）：特開2003-108031
出願日： 2001年09月27日
公開日（公表日）： 2003年04月11日
要約：

【要約】【課題】 消費電力を低減でき、かつ小型化が可能な液晶表示装置を提供する。【解決手段】 液晶表示装置は、画素アレイ部1と、アドレスデコーダ2,3と、表示メモリ(VRAM)4と、VRAMコントローラ5とを備えており、システムバスL1を介してCPU6および周辺回路7と信号の送受を行う。画素アレイ部1は、複数の1ビットメモリで各画素を構成した面積階調画素構造になっている。画素アレイ部1全体を複数の画素からなる画素ブロックに区分けし、ブロック単位で1ビットメモリの書き換えを行う。1ビットメモリは二重ゲート線構造になっている。

請求項（抜粋）：

マトリクス状に配置された複数の表示画素と、この表示画素の行方向に沿って配置される複数本の走査線と、この表示画素の列方向に沿って配置されるデータ線と、前記データ線にデータ信号を供給するデータ線駆動回路と、前記走査線に走査信号を供給する走査線駆動回路と、前記データ線駆動回路及び前記走査線駆動回路を制御する制御部と、を備えた表示装置において、前記表示画素は、前記走査信号に応答して対応する前記データ信号をサンプリングするサンプリング部と、このサンプリング部によってサンプリングされた対応データを保持するメモリ部と、前記対応データに基づいて所定の表示を行なう表示部と、からなる複数の副画素を含み、前記表示画素を構成する第1副画素は第1データ線及び第1走査線に接続され、前記第2副画素は前記第1データ線及び第2走査線に接続され、前記第3副画素は第2データ線及び前記第1走査線に接続され、前記第4副画素は前記第2データ線及び前記第2走査線に接続されることを特徴とする表示装置。

IPC (11件)：

G09F 9/30 338 ,  G02F 1/133 575 ,  G02F 1/1343 ,  G09G 3/20 622 ,  G09G 3/20 623 ,  G09G 3/20 624 ,  G09G 3/20 631 ,  G09G 3/20 641 ,  G09G 3/20 642 ,  G09G 3/20 680 ,  G09G 3/36

FI (11件)：

G09F 9/30 338 ,  G02F 1/133 575 ,  G02F 1/1343 ,  G09G 3/20 622 Q ,  G09G 3/20 623 L ,  G09G 3/20 624 B ,  G09G 3/20 631 H ,  G09G 3/20 641 G ,  G09G 3/20 642 D ,  G09G 3/20 680 H ,  G09G 3/36

Fターム (48件)：

2H092GA13 ,  2H092NA07 ,  2H092NA26 ,  2H092NA29 ,  2H092PA06 ,  2H093NC10 ,  2H093NC12 ,  2H093NC16 ,  2H093NC23 ,  2H093NC28 ,  2H093NC50 ,  2H093ND01 ,  2H093ND06 ,  2H093ND10 ,  2H093ND39 ,  2H093ND54 ,  5C006AA01 ,  5C006AA12 ,  5C006BB16 ,  5C006BC03 ,  5C006BC06 ,  5C006BC12 ,  5C006BC20 ,  5C006BF09 ,  5C006BF11 ,  5C006EB05 ,  5C006FA21 ,  5C006FA56 ,  5C080AA06 ,  5C080AA10 ,  5C080BB05 ,  5C080DD03 ,  5C080EE29 ,  5C080FF11 ,  5C080JJ03 ,  5C080JJ04 ,  5C080JJ06 ,  5C094AA15 ,  5C094AA22 ,  5C094BA03 ,  5C094BA29 ,  5C094BA43 ,  5C094CA19 ,  5C094CA24 ,  5C094DB01 ,  5C094DB04 ,  5C094EA04 ,  5C094EA07