特許
J-GLOBAL ID：200903037589531201
半導体装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平5-231252
公開番号（公開出願番号）：特開平7-086587
出願日： 1993年09月17日
公開日（公表日）： 1995年03月31日
要約：
【要約】【目的】本発明の目的は、オン電圧が小さくかつ負荷短絡耐量の大きな半導体装置を提供することである。【構成】主電流を制御する主IGBT素子S1に、主IGBT素子S1より小電流容量で単位面積当たりの飽和電流が小さい副IGBT素子S2に抵抗R1を直列接続したものを並列接続し、抵抗R1 の電圧降下がある値以上になるとオンするMOSFET素子S3を副IGBT素子S2のゲート電極と主IGBT素子S1 のエミッタ電極間に接続し、副IGBT素子S2のゲート電極と主IGBT素子S1のゲート電極との間に遅延素子を接続した構成とする。【効果】定常状態においてはオン電圧が小さく低損失化が図れ、短絡事故発生時には主IGBT素子S1がオンする前に副IGBT素子S2等によって短絡事故を検出して、主IGBT素子S1 に過電流が流れるのを未然に防止するため、半導体装置の短絡耐量を大幅に向上することが出来る。
請求項（抜粋）：
第1の主端子と、第1の主端子とは異なる電位の第2の主端子と、制御端子と、一方の主電極が第1の主端子に、他方の主電極が第2の主端子にそれぞれ接続された第1の電圧制御半導体素子と、一方の主電極が第1の主端子に、他方の主電極が抵抗を介して第2の主端子に、制御電極が制御端子にそれぞれ接続され、第1の電圧制御半導体素子より電流容量及び単位面積当たりの飽和電流が共に小さい第2の電圧制御半導体素子と、第2の電圧制御半導体素子に流れる電流が所定値以上になった時に第1及び第2の電圧制御半導体素子の制御電極に付与される制御電圧を低下させる手段と、第1の電圧制御半導体素子の制御電極と第2の電圧制御半導体素子の制御電極との間に接続された遅延素子とを具備することを特徴とする半導体装置。
IPC (2件)：
FI (3件)：
H01L 29/78 321 J
, H01L 29/74 N
, H01L 29/78 321 C
