特許

J-GLOBAL ID：200903037594701905

半導体装置およびその製造方法

発明者： 塚本 雅則 ,  片岡 豊隆
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平10-287473
公開番号（公開出願番号）：特開2000-114395
出願日： 1998年10月09日
公開日（公表日）： 2000年04月21日
要約：

【要約】【課題】 CMOSFETの製造での高温熱処理時におけるホウ素の突き抜けや不純物の相互拡散を防止し、またNMOSFETにおける半導体基板表面の不純物濃度の低減を可能として高駆動電流化を図る。【解決手段】 NMOSFET2とPMOSFET3から構成されたCMOSFET4を備え、NMOSFET2およびPMOSFET3のそれぞれのゲート電極10が、シリコン基板5にゲート絶縁膜9を介して形成されたポリシリコン膜11とタングステンシリサイド膜112との積層膜からなる半導体装置1において、NMOSFET2およびPMOSFET3の双方のゲート電極10のポリシリコン膜11は、P型の導電型が付与されたものからなり、ゲート絶縁膜9は、窒素を最大濃度領域にて1×1020/cm3 以上1×1022/cm3 以下の範囲で含む窒化酸化膜で形成されている。

請求項（抜粋）：

Nチャネル型電界効果トランジスタとPチャネル型電界効果トランジスタとから構成された相補型電界効果トランジスタを備え、これらNチャネル型電界効果トランジスタとPチャネル型電界効果トランジスタとのそれぞれのゲート電極が、半導体基板上にゲート絶縁膜を介して形成されたシリコン膜の単層膜またはシリコン膜と金属膜もしくは金属化合物膜との積層膜からなる半導体装置において、前記Nチャネル型電界効果トランジスタおよびPチャネル型電界効果トランジスタの各ゲート電極のシリコン膜は、P型の導電型が付与されたものからなり、前記ゲート絶縁膜は、窒素を最大濃度領域にて1×1020/cm3 以上1×1022/cm3 以下の範囲で含む窒化酸化膜で形成されてなることを特徴とする半導体装置。

IPC (4件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 21/318 ,  H01L 29/78

FI (3件)：

H01L 27/08 321 D ,  H01L 21/318 C ,  H01L 29/78 301 G

Fターム (38件)：

5F040DA06 ,  5F040DB03 ,  5F040DC01 ,  5F040EB03 ,  5F040EC01 ,  5F040EC07 ,  5F040EC12 ,  5F040EC13 ,  5F040ED03 ,  5F040EE05 ,  5F040EJ04 ,  5F040EK01 ,  5F040FA05 ,  5F040FB05 ,  5F040FC09 ,  5F048AA07 ,  5F048AA09 ,  5F048AC03 ,  5F048BA01 ,  5F048BB07 ,  5F048BB08 ,  5F048BB09 ,  5F048BB11 ,  5F048BC06 ,  5F048BD04 ,  5F048BE03 ,  5F048BF04 ,  5F048BG12 ,  5F048DA25 ,  5F058BA20 ,  5F058BD04 ,  5F058BD15 ,  5F058BF29 ,  5F058BF30 ,  5F058BF53 ,  5F058BF63 ,  5F058BF64 ,  5F058BJ10