特許

J-GLOBAL ID：200903037646420160

半導体装置の製造方法

発明者： 高尾 幸弘
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 岡田 敬
公報種別：公開公報
出願番号（国際出願番号）：特願平7-154764
公開番号（公開出願番号）：特開平9-007970
出願日： 1995年06月21日
公開日（公表日）： 1997年01月10日
要約：

【要約】【目的】 コンタクト孔がミスアライメントによって配線層上から一部分がはずれた場合であっても、下地の膜がエッチングされるのを防止し、ずれ余裕領域Δを従来に比して小さくした設計ルールを実現する。【構成】半導体基板上に形成したSiO2膜(11)上にシリコン窒化膜からなるストッパー膜(12)を形成する工程と、前記ストッパー膜(12)上に配線層(13)を形成する工程と、前記配線層(13)を被覆する層間絶縁膜(14)を形成する工程と、前記配線層(13)上の層間絶縁膜(13)をレジスト膜(15)をマスクとして選択的にエッチングしてコンタクト孔(16)を形成する工程とを有する。

請求項（抜粋）：

半導体基板上に形成した絶縁膜上にシリコン窒化膜からなるストッパー膜を形成する工程と、前記ストッパー膜上に配線層を形成する工程と、前記配線層を被覆する層間絶縁膜を形成する工程と、前記配線層上の層間絶縁膜を選択的にエッチングしてコンタクト孔を形成する工程とを有することを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 21/28 ,  H01L 21/3065 ,  H01L 21/60 321 ,  H01L 21/768

FI (4件)：

H01L 21/28 L ,  H01L 21/60 321 E ,  H01L 21/302 J ,  H01L 21/90 A