特許

J-GLOBAL ID：200903037653467660

半導体装置およびその製造方法

発明者： ▲高▼濱 高 ,  由上 二郎 ,  峰 利之 ,  西田 彰男
出願人/特許権者： 株式会社日立製作所 ,  株式会社日立超エル・エス・アイ・システムズ
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平10-332238
公開番号（公開出願番号）：特開2000-164856
出願日： 1998年11月24日
公開日（公表日）： 2000年06月16日
要約：

【要約】【課題】極めて短いチャネル長を容易に形成し、かつ、短チャネル効果を抑制したMOSFETを実現する。【解決手段】多結晶シリコン膜の両側に絶縁膜を有し、上記絶縁膜の外側にソース・ドレイン電極を有し、前記多結晶シリコン膜の側壁にゲート絶縁膜を有し、上記ゲート絶縁膜の外側にゲート電極を有する。

請求項（抜粋）：

多結晶シリコン膜の両側に絶縁膜を有し、上記絶縁膜の外側にソース・ドレイン電極を有し、前記多結晶シリコン膜の側壁にゲート絶縁膜を有し、上記ゲート絶縁膜の外側にゲート電極を有することを特徴とする半導体装置。

IPC (3件)：

H01L 29/78 ,  H01L 21/8238 ,  H01L 27/092

FI (3件)：

H01L 29/78 301 G ,  H01L 27/08 321 G ,  H01L 29/78 653 D

Fターム (28件)：

5F040DA18 ,  5F040DB01 ,  5F040DB03 ,  5F040DC01 ,  5F040DC08 ,  5F040EB12 ,  5F040EC08 ,  5F040EC10 ,  5F040ED04 ,  5F040EE03 ,  5F040EE04 ,  5F040EE06 ,  5F040EH01 ,  5F040EH02 ,  5F040EM01 ,  5F040EM02 ,  5F040FC27 ,  5F040FC28 ,  5F048AC01 ,  5F048AC03 ,  5F048BA16 ,  5F048BB08 ,  5F048BB09 ,  5F048BB11 ,  5F048BC16 ,  5F048BD01 ,  5F048BD07 ,  5F048BF07