特許
J-GLOBAL ID：200903037658108219
半導体装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-347045
公開番号（公開出願番号）：特開2000-174263
出願日： 1998年12月07日
公開日（公表日）： 2000年06月23日
要約：
【要約】【課題】 ゲート絶縁膜がエッジ部分で薄膜化しても寄生トランジスタの形成を防止でき、トランジスタしきい値の再現性の向上をはかる。【解決手段】 シリコン基板10の主面に素子領域を囲むように設けられた素子分離用トレンチ11と、素子領域の主面上にゲート絶縁膜18を介して形成されたゲート電極19と、このゲート電極19下のチャネル領域を挟んで素子領域の主面に形成されたソース・ドレイン領域とを備えた半導体装置であって、基板10の素子領域の主面は、トレンチの周辺を除く平面部と、該平面部とトレンチの側面との間に形成された斜面部とからなり、チャネル領域におけるドーパント不純物濃度のピークは基板斜面部よりも深い位置にあり、且つゲート絶縁膜19と基板11との界面から見たドーパント不純物濃度ピークの深さは、基板平面部の方が基板斜面部よりも深いこと。
請求項（抜粋）：
半導体基板の素子分離領域に形成されたトレンチと、前記基板の主面上に形成されたゲート絶縁膜と、このゲート絶縁膜を介して前記基板の主面上に形成されたゲート電極と、このゲート電極下のチャネル領域を挟んで前記基板の主面に形成されたソース・ドレイン領域とを備えた半導体装置であって、前記基板の前記素子分離領域を除く主面は、前記トレンチの周辺を除く平面部と、該平面部と前記トレンチの側面との間に形成された斜面部とからなり、前記チャネル領域におけるドーパント不純物濃度のピークは基板斜面部よりも深い位置にあり、且つ前記ゲート絶縁膜と基板との界面から見たドーパント不純物濃度ピークの深さは、基板平面部の方が基板斜面部よりも深くなっていることを特徴とする半導体装置。
Fターム (17件)：
5F040DA06
, 5F040DA12
, 5F040DA27
, 5F040DC01
, 5F040EB12
, 5F040EC04
, 5F040EC07
, 5F040EC08
, 5F040EC09
, 5F040EC10
, 5F040ED03
, 5F040ED04
, 5F040EK05
, 5F040EM02
, 5F040EM03
, 5F040FC00
, 5F040FC10
