特許

J-GLOBAL ID：200903037698997741

MOSFET製造方法

発明者： ヨハンソン、テッド
出願人/特許権者： テレフオンアクチーボラゲツト エル エム エリクソン(パブル)
代理人 (1件)： 浅村 皓 (外3名)
公報種別：公表公報
出願番号（国際出願番号）：特願2001-520458
公開番号（公開出願番号）：特表2003-508910
出願日： 2000年08月23日
公開日（公表日）： 2003年03月04日
要約：

【要約】基本概念の拡張を含めて、MOSFETトランジスタを製造するための非常に簡便な方法について述べている。鍵となるアイディアは、もしもポリシリコンの2つの領域(1,3)を側壁スペーサの幅2個分に対応する距離だけ互いに離して配置し、その後に普通の方法で酸化物または窒化物のスペーサを形成すれば、ポリシリコンの2つの領域(1,3)を互いに分離することができ、それを用いて第3のシリコン領域(5)を分離できるというものである。ここに述べた方法を用いれば、1枚のマスク層のみを用いて限られた金属層を備えるデバイスが製造される。1枚のマスクを追加すれば、本方法は簡単なCMOS構築ブロックの作製に拡張できる。一例として、最も一般的なCMOS構築ブロックであるCMOSインバータのレイアウトが表示される。

請求項（抜粋）：

シリコン材料を使用する金属酸化物半導体デバイスの簡略化された製造のための方法であって、 均一な酸化物層(9)を成長させる工程; 前記均一な酸化物層(9)上へポリシリコン(10)を堆積させる工程; 第1マスク(11)を使用して、前記酸化物上に分離したポリシリコン領域を生成するためのポリシリコンの第1(1)および第2(2)領域を形成し、また前記酸化物上にポリシリコンの前記第1および第2領域と関連付けてポリシリコンの第3領域(5)を形成し、それによってポリシリコンの前記第1(1)および第3(5)領域と、ポリシリコンの前記第2(2)および第3(5)領域とを側壁スペーサ(12)の幅2個分に対応する距離だけ互いに離して配置する工程; 前記シリコン材料の第1のドライ・エッチング処理においてポリシリコンの前記第1、第2、および第3領域を用いてゲートのエッチングを行なう工程; 二酸化シリコンまたはシリコン窒化物を堆積し、第2のドライ・エッチング処理において異方性エッチングすることによって、ポリシリコンの前記第1(1)、第2(2)、および第3(5)領域の急峻な側面に標準的な酸化物または窒化物スペーサ(12)を形成することによって、ソース/ドレイン/ゲートの標準的な打ち込みおよび活性化処理の準備をする工程; 標準的なサリサイド処理シーケンスを適用することによって、コンタクトとしてシリサイド(14)を備え、1回のマスク工程のみを使用する金属酸化物半導体構造を形成する工程;を特徴とする方法。

IPC (3件)：

H01L 29/78 ,  H01L 21/8238 ,  H01L 27/092

FI (5件)：

H01L 29/78 301 R ,  H01L 27/08 321 N ,  H01L 27/08 321 A ,  H01L 27/08 321 D ,  H01L 29/78 301 G

Fターム (48件)：

5F048AA04 ,  5F048AA09 ,  5F048AB04 ,  5F048AC03 ,  5F048BA06 ,  5F048BB06 ,  5F048BB07 ,  5F048BB08 ,  5F048BB12 ,  5F048BB14 ,  5F048BC06 ,  5F048BE03 ,  5F048BF06 ,  5F048BH09 ,  5F048DA25 ,  5F048DA27 ,  5F140AA40 ,  5F140AB03 ,  5F140BA01 ,  5F140BA16 ,  5F140BA20 ,  5F140BE07 ,  5F140BF04 ,  5F140BF11 ,  5F140BF18 ,  5F140BG01 ,  5F140BG08 ,  5F140BG12 ,  5F140BG14 ,  5F140BG34 ,  5F140BG38 ,  5F140BG44 ,  5F140BG51 ,  5F140BG53 ,  5F140BH15 ,  5F140BJ01 ,  5F140BJ08 ,  5F140BK02 ,  5F140BK13 ,  5F140BK21 ,  5F140BK34 ,  5F140BK38 ,  5F140CB06 ,  5F140CB08 ,  5F140CB10 ,  5F140CE20 ,  5F140CF00 ,  5F140CF04