特許

J-GLOBAL ID：200903037745071100

テスト装置

発明者： 齊藤 義行 ,  西川 幸伸 ,  渡部 隆弘
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 中島 司朗
公報種別：公開公報
出願番号（国際出願番号）：特願平7-316922
公開番号（公開出願番号）：特開平9-160802
出願日： 1995年12月05日
公開日（公表日）： 1997年06月20日
要約：

【要約】【課題】 MCMの特徴を生かし、メモリを自由に選択でき、しかもメモリを高精度かつ短時間にテストできるテスト装置を提供することである。【解決手段】 CPU制御部54Aは、CPU10Aのテスト時に、バスB1を介してCPU10Aをテスト動作させる。セレクタ58cは、バスB1にMEMCコア40とCPU制御部54Aとのいずれか一方を選択的に接続する。バス解放信号生成部53Aは、メモリ20のテスト時に、CPU10Aを不能動化させる。メモリデータ比較部52は、メモリ20のテスト時に、バスB2を介してメモリ20をテスト動作させることにより、メモリが正常か否か判断し、判断結果をテスト端子Eを介して出力する。セレクタ58m1〜58m3は、バスB2にMEMCコア40とメモリデータ比較部52とのいずれか一方を選択的に接続する。テスト制御部51Aは、テスト端子SI,SCKから入力される信号に基づいて、メモリおよびCPUのテスト動作を実行させる。

請求項（抜粋）：

CPUとメモリとメモリコントローラ(以下、MEMCと記す)とを有するマルチチップモジュール(以下、MCMと記す)に備えられ、外部からメモリをテストできるようにしたテスト装置であって、CPU不能動化手段、メモリ用テストパターン保持手段、メモリテスト手段、メモリバス接続手段、テスト制御手段を備え、前記CPU不能動化手段は、前記CPUを不能動化し、前記メモリ用テストパターン保持手段は、数種のテスト用アドレスとテスト用データとを保持し、前記メモリテスト手段は、前記メモリバス接続手段を介して前記メモリの前記テスト用アドレスに前記テスト用データの書き込み後読み出しを行い、発生したデータと読み出したデータとが一致するかを判断し、前記メモリバス接続手段は、通常はメモリバスに前記MEMCを接続し、テスト時は当該メモリバスに前記MEMCの代わりに前記メモリテスト手段を接続し、前記テスト制御手段は、テスト端子からメモリテストを指示されると、前記CPU不能動化手段に前記CPUを不能動化させ、前記メモリバス接続手段に前記メモリテスト手段を接続させるとともに前記メモリテスト手段を起動して、判断結果を当該テスト端子に出力する、ことを特徴とするテスト装置。

IPC (5件)：

G06F 11/22 350 ,  G06F 11/22 310 ,  G01R 31/28 ,  G06F 12/16 330 ,  G11C 29/00 303

FI (6件)：

G06F 11/22 350 F ,  G06F 11/22 310 U ,  G06F 12/16 330 A ,  G11C 29/00 303 B ,  G01R 31/28 V ,  G01R 31/28 B