特許

J-GLOBAL ID：200903037774153655

チツプバリスタ

発明者： 中山 晃慶 ,  上野 靖司 ,  中村 和敬 ,  米田 康信 ,  坂部 行雄 ,  後 外茂昭
出願人/特許権者： 株式会社村田製作所
代理人 (1件)： 下市 努
公報種別：公開公報
出願番号（国際出願番号）：特願平3-183829
公開番号（公開出願番号）：特開平5-006806
出願日： 1991年06月27日
公開日（公表日）： 1993年01月14日
要約：

【要約】【目的】 焼成時における半導体結晶の成長を抑制してバリスタ電圧のばらつきを低減できるとともに、漏れ電流を低減でき、さらには電極端部に電界が集中するのを回避してサージ耐量を向上できるチップバリスタを提供する。【構成】 複数の半導体セラミックス層7a〜7cを積層してなる焼結体2内に、第1,第2内部電極3、4を上記セラミックス層7aの厚さ方向tにおいて重なり合わないよう埋設するとともに、該第1,第2内部電極3,4の一端面3a,4aのみを上記焼結体2の左, 右端面2a,2bに形成された外部電極6に接続する。また、上記焼結体2内に上記外部電極6に接続されない非接続内部電極5を埋設するとともに、上記第1,第2内部電極3,4と上記半導体セラミックス層7aを介して重なるよう配設する。そして上記第1,第2内部電極3,4及び非接続内部電極5をそれぞれ異なる平面に配置してチップバリスタ1を構成する。

請求項（抜粋）：

複数の半導体セラミックス層を積層してなる焼結体内に、第1,第2内部電極を上記セラミックス層の厚さ方向において重なり合わないよう埋設するとともに、該第1,第2内部電極の一端面のみを上記焼結体の左, 右端面に形成された外部電極に接続し、上記焼結体内に上記外部電極に接続されない少なくとも1つの非接続内部電極を上記第1,第2内部電極と上記半導体セラミックス層を介して重なるよう埋設し、上記第1,第2内部電極及び非接続内部電極をそれぞれ異なる平面上に配置したことを特徴とするチップバリスタ。