特許
J-GLOBAL ID：200903037780279431
半導体メモリ回路
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平6-295400
公開番号（公開出願番号）：特開平8-153392
出願日： 1994年11月29日
公開日（公表日）： 1996年06月11日
要約：
【要約】【目的】センスアンプの誤動作を防止でき、不要な電流消費を防止できる半導体メモリ回路を実現する。【構成】m本のワード線WL0〜WLm-1 のうちのいずれか1本が駆動され、ハイレベル状態になるとセンスイネーブル信号SEを生成してセンスアンプ5の駆動端子に出力するセンスイネーブル信号生成回路8を設ける。これにより、センスアンプの誤動作を防止でき、電源電圧、プロセスなどの変動に対して広い動作マージンを持つ半導体メモリ回路を実現できる。また、入力された読み出し信号RDをカラムデコーダ3およびロウデコーダ2に供給し、データの読み出しが行われ、センスアンプ5の出力が確定すると読み出し信号RDの供給を停止して、ロウデコーダ2によるワード線の駆動を停止させるコントロール回路9を設ける。これにより、不要な電流消費を防止できる。
請求項（抜粋）：
読み出し命令を受けると、アドレス指定されたワード線を駆動してメモリセルのデータをビット線に出力させ、同じくアドレス指定されたビット線を選択してセンスアンプで所望のデータの読み出しを行う半導体メモリ回路であって、上記ワード線の駆動およびビット線の選択のうちのいずれか一方の動作開始を検出すると上記センスアンプを駆動してデータの読み出しを行わせる回路を有する半導体メモリ回路。
IPC (3件)：
G11C 11/41
, G11C 11/417
, G11C 11/409
G11C 11/34 L
, G11C 11/34 305
, G11C 11/34 353 E
