特許
J-GLOBAL ID：200903037806227664
ジッタ抑制回路
発明者：
出願人/特許権者：
代理人 (1件)：
志賀 正武
公報種別：公開公報
出願番号（国際出願番号）：特願平4-296192
公開番号（公開出願番号）：特開平6-152579
出願日： 1992年11月05日
公開日（公表日）： 1994年05月31日
要約：
【要約】【目的】 入力データ信号の区切りごとにジッタ量を正確な数値で検出することにより、簡単で使いやすいジッタ抑制回路を得る。【構成】 入力信号のデータの区切りがデータ区切り検出回路1により検出され、データ長カウント回路2によりデータ長がカウントされる。同データ長より所定のデータ長が減算され、ジッタ量として検出されて、加算回路3、累積ジッタ保持回路4によって累積される。そして、ジッタ補正回路7において、累積ジッタ量を初期値としてシステムクロックがカウントされ、所定のカウント値において、タイミング信号がフリップフロップ回路9に出力される。そして、このタイミング信号によって、回路9に入力される入力信号の立ち上がり、立ち下がりのタイミングが修正される。
請求項（抜粋）：
入力伝送信号の所定部分ごとに該所定部分の時間をカウントし、そのカウント結果と所定の基準カウント値との差をジッタ量として出力するジッタ量検出手段と、前記ジッタ量を累積し、累積ジッタ量として出力する累積手段と、前記入力伝送信号を受信するとともに、指定されたタイミングで前記入力伝送信号を出力伝送信号として出力するデータ出力手段と、前記累積ジッタ量に基づいて、前記入力伝送信号のタイミングが遅い場合には前記出力伝送信号のタイミングを早め、前記入力伝送信号のタイミングが早い場合には前記出力伝送信号のタイミングを遅めるタイミング変換手段とを具備することを特徴とするジッタ抑制回路。
IPC (2件)：
引用特許：
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