特許

J-GLOBAL ID：200903037806326247

半導体装置およびその製造方法

発明者： 石田 雅宏
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-212783
公開番号（公開出願番号）：特開2000-049237
出願日： 1998年07月28日
公開日（公表日）： 2000年02月18日
要約：

【要約】【課題】 エピタキシャルウェハにおいて、ラッチアップ耐性およびパンチスルー耐性を向上させる。【解決手段】 p+ シリコン基板1aの主表面上に形成されるp- エピタキシャル層3aに、厚みの異なる第1および第2領域を設ける。相対的に厚みの小さい第1領域内にpウェル5を形成し、相対的に厚みの大きい第2領域内にnウェル4を形成する。nウェル4上にpMOSトランジスタを形成し、pウェル5上にnMOSトランジスタを形成する。

請求項（抜粋）：

主表面を有する第1導電型の低比抵抗半導体基板と、前記主表面上に形成され、第1の厚みの第1領域と、前記第1の厚みより大きい第2の厚みの第2領域とを含むエピタキシャル層と、前記第1領域内に形成された第1導電型の第1活性領域と、前記第2領域内に形成された第2導電型の第2活性領域と、を備えた半導体装置。

IPC (3件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 21/761

FI (2件)：

H01L 27/08 321 B ,  H01L 21/76 J

Fターム (26件)：

5F032AA13 ,  5F032AA44 ,  5F032AA77 ,  5F032BA06 ,  5F032BA08 ,  5F032CA03 ,  5F032CA17 ,  5F032DA12 ,  5F032DA26 ,  5F032DA33 ,  5F032DA43 ,  5F032DA78 ,  5F048AA03 ,  5F048AA09 ,  5F048AB01 ,  5F048AB04 ,  5F048AC03 ,  5F048BA01 ,  5F048BA12 ,  5F048BA19 ,  5F048BB05 ,  5F048BE01 ,  5F048BE03 ,  5F048BE10 ,  5F048BG12 ,  5F048DA25