特許
J-GLOBAL ID：200903037821281659
半導体基板のアライメントマーク及びその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
萩原 康司 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-215667
公開番号（公開出願番号）：特開平11-045852
出願日： 1997年07月25日
公開日（公表日）： 1999年02月16日
要約：
【要約】【課題】 半導体素子の各回路要素と同時進行で製造でき,明確で倒壊や剥離の心配のないアライメントマークを提供する。【解決手段】 半導体素子の製造工程として行われるリソグラフィーにおいて利用される半導体基板3の位置合わせをするためのアライメントマーク2であって,半導体基板3の表面に設けられた回路要素1と略等しい幅を有する樋状パターン11からなることを特徴としている。樋状パターン11の幅が回路要素1と略等しくなっているので,回路要素1と同時進行で作成しても,エッチバックなどの工程によって必要以上に除去されていないしっかりとした樋状パターン11を半導体基板3の表面に形成できる。
請求項（抜粋）：
半導体素子の製造工程として行われるリソグラフィーにおいて利用される半導体基板の位置合わせをするためのアライメントマークであって,半導体基板の表面に設けられた回路要素と略等しい幅を有する樋状パターンからなることを特徴とする半導体基板のアライメントマーク。
FI (2件)：
H01L 21/30 502 M
, H01L 21/30 506 A
