特許

J-GLOBAL ID：200903037834772740

出力回路

発明者： 谷頭 正一 ,  浅見 文孝
出願人/特許権者： 富士通株式会社 ,  株式会社九州富士通エレクトロニクス
代理人 (1件)： 岡本 啓三
公報種別：公開公報
出願番号（国際出願番号）：特願平3-156868
公開番号（公開出願番号）：特開平5-007149
出願日： 1991年06月27日
公開日（公表日）： 1993年01月14日
要約：

【要約】【目的】 本発明は出力回路に関し、当該回路の出力動作停止時に、電源線や接地線に接続されたトランジスタの順方向寄生ダイオードを経路とする電流の通路を遮断すること、及び通常出力動作時の出力ハイ・レベルを極力高くし、その出力ロー・レベルを極力低くすることを目的とする。【構成】 第1の電源線VCCと第2の電源線GNDと間に、第1の電界効果トランジスタT1及び第2の電界効果トランジスタT2が直列に接続され、かつ、第1の電界効果トランジスタT1及び第2の電界効果トランジスタT2の接続点が出力部outに接続された出力回路において、前記第1の電界効果トランジスタT1のバックゲートBG1又は第2の電界効果トランジスタT2のバックゲートBG2を制御する第3の電界効果トランジスタT3が設けられることを含み構成し、また、前記第3の電界効果トランジスタT3のバックゲート制御を補助する第4の電界効果トランジスタT4と、前記第4の電界効果トランジスタT4に入力信号を供給する信号反転素子INとが設けられることを含み構成する。

請求項（抜粋）：

第1の電源線(VCC)と第2の電源線(GND)と間に、第1の電界効果トランジスタ(T1)及び第2の電界効果トランジスタ(T2)が直列に接続され、かつ、第1の電界効果トランジスタ(T1)及び第2の電界効果トランジスタ(T2)の接続点が出力部(out)に接続された出力回路において、前記第1の電界効果トランジスタ(T1)のバックゲート(BG1)又は第2の電界効果トランジスタ(T2)のバックゲート(BG2)を制御する第3の電界効果トランジスタ(T3)が設けられることを特徴とする出力回路。

IPC (4件)：

H03K 19/0175 ,  H01L 27/092 ,  H03K 17/687 ,  H03K 19/094

FI (4件)：

H03K 19/00 101 F ,  H01L 27/08 321 M ,  H03K 17/687 F ,  H03K 19/094 D