特許

J-GLOBAL ID：200903037860443160

半導体装置の製造方法

発明者： 廣田 俊幸 ,  中川 眞二
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 鈴木 章夫
公報種別：公開公報
出願番号（国際出願番号）：特願平10-377124
公開番号（公開出願番号）：特開2000-200828
出願日： 1998年12月30日
公開日（公表日）： 2000年07月18日
要約：

【要約】 (修正有)【課題】溝型素子分離構造や埋込み配線構造における表面の平坦化を図り、素子特性の劣化や不良素子の発生を防止可能な半導体装置の製造方法を提供する。【解決手段】Si基板101表面に第1のSi酸化膜102、ダイヤモンドライク膜(DLC膜)103、アッシング保護膜(aSi膜)104、第2のSi酸化膜105を順次形成する。次にレジスト膜をマスクにして第2のSi酸化膜をパターニングし、レジスト膜を灰化除去する。第2Si酸化膜をマスクとして灰化保護膜、DLC膜、第1のSi酸化膜を選択エッチングし、Si基板に溝110を形成する。この溝を埋込むのに十分な膜厚の埋込み絶縁膜111を形成後、埋込み絶縁膜または灰化保護膜104を、DLC膜をストッパー膜としたCMP法により研磨した後、DLC膜を灰化除去し、さらに第1のSi酸化膜を除去して溝型素子分離構造を形成する。

請求項（抜粋）：

基体層の表面上にダイヤモンド膜又はダイヤモンドライクカーボン膜(以下、DLC膜と総称する)を形成する工程と、前記DLC膜の上に前記DLC膜をアッシングから保護するためのアッシング保護膜を形成する工程と、前記アッシング保護膜の上に前記アッシング保護膜及びDLC膜のエッチング材に対して耐性のあるハードマスク膜を形成する工程と、前記ハードマスク膜上にフォトレジスト膜を形成し、かつ前記フォトレジスト膜をパターニングする工程と、前記フォトレジスト膜をマスクにして前記ハードマスク膜をパターニングする工程と、前記フォトレジスト膜をアッシング除去した後、前記ハードマスク膜をマスクにして前記アッシング保護膜及びDLC膜をパターニングし、さらに前記基体層に溝を形成する工程と、全面に前記溝内に埋め込む埋め込み膜を形成する工程と、前記DLC膜をエッチング研磨のストッパとして化学機械研磨法によって前記埋め込み膜、ハードマスク膜、アッシング保護膜を研磨除去する工程と、前記DLC膜をアッシングによって除去し、前記溝内にのみ前記埋め込み膜を残した構造を形成する工程を含むことを特徴とする半導体装置の製造方法。

FI (2件)：

H01L 21/76 L ,  H01L 21/76 M

Fターム (9件)：

5F032AA34 ,  5F032AA44 ,  5F032CA17 ,  5F032DA02 ,  5F032DA04 ,  5F032DA28 ,  5F032DA33 ,  5F032DA53 ,  5F032DA78

引用特許：

審査官引用 (3件)

• 半導体素子の素子分離方法
  公報種別：公開公報   出願番号：特願平5-230686   出願人：株式会社東芝
• 特開昭61-166041
  
• 特開昭60-083331