特許

J-GLOBAL ID：200903037920758505

半導体装置の製造方法及びフォトマスク

発明者： 冨重 一洋 ,  福崎 勇三
出願人/特許権者： 株式会社東芝
代理人 (1件)： 竹村 壽
公報種別：公開公報
出願番号（国際出願番号）：特願2002-360668
公開番号（公開出願番号）：特開2004-193400
出願日： 2002年12月12日
公開日（公表日）： 2004年07月08日
要約：

【課題】半導体基板に対する被覆率の高い領域と低い領域とが共存するパターンを形成しても露光による細りの生じないグローバル寸法制御性の優れ、且つ半導体基板表面に不均等なピッチでパターンを形成しても露光による細りの生じないローカル寸法制御性の優れた半導体装置の製造方法を提供する。【解決手段】ウェーハ(半導体基板1)全面に塗布された第1のフォトレジスト7にディープトレンチなどのパターンを均等に描画し、その上からカバーレジスト(第2のフォトレジスト)8を被覆して、メモリセルアレイの周端部分を被覆してグローバルな寸法制御性の改善を図る。フォトレジスト7に形成された均等なパターンの内、トレンチを形成しない不要な部分をカバーレジスト8又は8′で被覆して通常の不均等なピッチのディープトレンチパターンを形成する。ローカル寸法制御性の改善を図ることができる。【選択図】 図1

請求項（抜粋）：

半導体基板上に第1のフォトレジストを形成する工程と、 前記第1のフォトレジストを露光し、現像して前記半導体基板全面に均等なピッチのパターンを形成する工程と、 前記第2のフォトレジストを前記均等なピッチのパターンを有する第1のフォトレジストの上に形成する工程と、 前記第2のフォトレジストを露光し、現像して前記均等なピッチのパターンを有する第1のフォトレジスト表面の所定の領域を被覆し、前記第1及び第2のフォトレジストから構成された第3のフォトレジストを形成する工程と、 前記第3のフォトレジストをマスクとして前記半導体基板表面をエッチングして、前記表面に前記第3のフォトレジストのパターンに対応し、前記半導体基板に対する被覆率の高い領域と低い領域とが共存するパターンを形成する工程とを具備したことを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L21/027 ,  G03F7/20 ,  H01L21/76 ,  H01L21/8242 ,  H01L27/108

FI (5件)：

H01L21/30 502C ,  G03F7/20 521 ,  H01L21/30 573 ,  H01L21/76 L ,  H01L27/10 625Z

Fターム (21件)：

5F032AA35 ,  5F032AA44 ,  5F032AA77 ,  5F032BA01 ,  5F032CA14 ,  5F032CA17 ,  5F032DA25 ,  5F032DA28 ,  5F032DA33 ,  5F032DA78 ,  5F046AA11 ,  5F046NA06 ,  5F046NA07 ,  5F083AD15 ,  5F083GA06 ,  5F083GA24 ,  5F083GA27 ,  5F083NA01 ,  5F083PR01 ,  5F083PR03 ,  5F083PR40