特許
J-GLOBAL ID：200903037963262716
絶縁ゲート型半導体装置およびその製造方法
発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平9-231888
公開番号（公開出願番号）：特開平11-074513
出願日： 1997年08月28日
公開日（公表日）： 1999年03月16日
要約：
【要約】【課題】 素子の微細化をはかり、オン抵抗を低減する。【解決手段】 n+ 型半導体基板21上にn型不純物を低濃度に含んで成長させたエピタキシャル層22に溝25を有し、この溝25にはポリシリコン膜をエッチバックしてゲート電極27を埋込みそのゲート電極27の表面を酸化してLOCOS酸化膜28をエピタキシャル層22の略表面高さまで形成している。このLOCOS酸化膜28をマスクにして、エピタキシャル層22には溝25より浅い接合深さのp型ベース領域23を形成し、ベース領域にはn+ 型ソース領域24を形成している。ゲート電極、LOCOS酸化膜及びコンタクト用窓はセルフアライン的に形成できるので、従来のようなゲート電極用PR及びソース領域上のコンタクト用PRが不要で、その目合わせマージンも不要となる。
請求項（抜粋）：
表面に溝を形成した半導体本体と、前記半導体本体の溝内面に形成したゲート酸化膜と、前記ゲート酸化膜上に前記半導体本体の溝の所定深さまでの厚さで形成したゲート電極と、前記ゲート電極上に形成したLOCOS酸化膜とを具備し、前記半導体本体は低濃度一導電型ドレイン領域と、他導電型ベース領域と、高濃度一導電型ソース領域とを含み、前記半導体本体の溝内面に前記ドレイン領域と前記ベース領域との接合部及び前記ベース領域と前記ソース領域との接合部が交差した絶縁ゲート型半導体装置。
IPC (2件)：
FI (3件)：
H01L 29/78 653 A
, H01L 29/78 652 K
, H01L 29/78 658 F
