特許
J-GLOBAL ID：200903037976491684
半導体記憶装置とそのパイプライン動作制御方法
発明者：
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出願人/特許権者：
代理人 (1件)：
徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平4-355157
公開番号（公開出願番号）：特開平6-187787
出願日： 1992年12月17日
公開日（公表日）： 1994年07月08日
要約：
【要約】【目的】 合理的なパイプライン動作を実現した半導体記憶装置とそのパイプライン動作制御方法を提供する。【構成】 メモリアクセスの開始から終了までの回路を複数段に分け、クロックパルスのエッジにより前段回路の出力信号を取り込むラッチ回路を設け、前段回路での信号伝播遅延時間に対応させて上記ラッチ回路に供給されるクロックパルスを遅延させる。【効果】 クロックパルスの遅延によって、実質的な各回路間における信号伝播遅延時間を各回路段ごとに振り分けて設定することができるので、集積度や消費電力を犠牲にすることなく動作の高速化を図ることができる。
請求項（抜粋）：
メモリアクセスの開始から終了までの回路が複数段に分けられ、クロックパルスのエッジにより前段回路の出力信号を取り込むラッチ回路と、前段回路での信号伝播遅延時間に対応させて上記ラッチ回路に供給されるクロックパルスを遅延させる遅延回路とを備え、パイプライン方式によりメモリアクセスを行うことを特徴とする半導体記憶装置。
IPC (2件)：
G11C 11/41
, G06F 9/38 310
