特許
J-GLOBAL ID：200903037984899528
ROM、EPROMおよびEEPROMのための接地されたメモリコア
発明者：
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出願人/特許権者：
代理人 (1件)：
青山 葆 (外2名)
公報種別：公表公報
出願番号（国際出願番号）：特願平7-503141
公開番号（公開出願番号）：特表平8-512164
出願日： 1994年06月27日
公開日（公表日）： 1996年12月17日
要約：
【要約】本発明は、改良されたバンク選択読出専用メモリであり、ビットライン(mBL)と仮想接地ライン(VGL)とが、内部の低供給電圧にプリチャージされるのでなく、すべて接地(GND)にプリチャージされる。2本の仮想接地ライン(VGL)の両方が、選択されたビットのために選択され、2本の選択された仮想接地ラインがプリチャージ期間において接地へ駆動される。メモリアレイの最上部で、メモリアレイにおける全仮想接地ライン(VGL)がプリチャージ期間において接地にプリチャージされる。次に、検知期間において、選択されたビットのために選択された2本の仮想接地ラインの動作は、1本の仮想接地ライン(VGL1)を選択的に接地に保持し、第2の仮想接地ライン(VGL2)を正電圧に切り換えるように変化される。全ビットライン(mBL)は、プリチャージ期間の間、接地にプリチャージされる。続く検知期間において、選択されたビットラインは、もし低しきい電圧で書き込みが行われるならば、選択されたメモリコアFETによって正に駆動される。もし選択されたメモリコアFETが高しきい電圧で書き込みが行われるならば、ビットラインは、接地レベルでフロートしたままであるか、または、接地に保持される第2の仮想接地ラインを用いて、選択されたコアFETに近く、選択されたワードライン(WLn)に結合される低しきい値コアFETにより、接地に保持できる。
請求項（抜粋）：
複数のメモリセルを備えたメモリコアと所定のメモリコア基板電圧を有し、メモリセルは対応するビットラインとそれに組合わされた仮想接地ラインを選択することによってアクセスされるメモリの改良であって、 上記メモリコアの仮想接地ラインとビットラインを上記メモリコア基板電圧にプリチャージするプリチャージ回路手段と、 上記メモリコア内の予め選択された仮想接地ラインとビットラインを接地電圧にプリチャージする仮想接地ライン・ビットラインデコーダ兼プリチャージ回路手段と、 プリチャージ期間の間に両方の選択された仮想接地ラインを接地電圧に設定し、その後、選択的に一方の仮想接地ラインを接地電圧に、第2の仮想接地ラインを正の電圧レベルに設定する仮想接地ライン駆動回路手段とを備え、 上記メモリコアが上記メモリコア基板電圧にプリチャージされたときに、上記メモリコア内の仮想接地ラインとビットラインからのメモリコア接合部の洩れ電流が零に減少され、 プリチャージレベルの内部低電圧供給の必要をなくし、 VDD待機電流とメモリの動作電圧レベルを十分に減少させ、 メモリリードサイクルの初期に上記メモリコアを上記プリチャージ電圧レベルにプリチャージするのに必要な時間を十分に短くし、 上記プリチャージ回路手段、仮想接地ライン・ビットラインデコーダ兼プリチャージ回路手段、仮想接地ライン駆動回路手段及び上記メモリコアは、メモリビットラインに容量的に結合された負のノイズ電圧によって、或いはメモリコア基板へのメモリコア接合部の洩れ電流によって殆ど影響されないビット・ローのレベルとビット・ハイのレベルを与え、 上記プリチャージ回路手段、仮想接地ライン・ビットラインデコーダ兼プリチャージ回路手段、回路接地ライン駆動回路手段及び上記メモリコアは、論理0レベル又はビット・ハイのレベルとして定義される正の電圧を与えるため、上記メモリビットラインに正の電流を与えるとともに、論理1又はビット・ローのレベルのため上記メモリビットラインにプリチャージゼロ電圧レベルを与えることからなるメモリ。
IPC (2件)：
FI (2件)：
G11C 17/00 520 A
, G11C 17/00 306 Z
