半導体装置の製造方法

発明者：
出願人/特許権者：
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-042056
公開番号（公開出願番号）：特開平11-243150
出願日： 1998年02月24日
公開日（公表日）： 1999年09月07日
要約：

【要約】【課題】ダマシンゲート構造の半導体装置に対して、ゲート電極間の接続領域の面積の増大を防止する。【解決手段】第1の素子領域の絶縁膜12およびポリシリコン膜13を除去し、この除去された領域に絶縁膜18を介してポリシリコン膜19を形成する。第1の素子領域ではポリシリコン膜19によって第1のゲート電極を構成し、第2の素子領域ではポリシリコン膜13によって第2のゲート電極を構成する。素子分離上のシリコン窒化膜16を除去して、この除去された領域に第1のゲート電極と第2のゲート電極とを接続する金属膜を形成する。

請求項（抜粋）：

第1のトランジスタが形成される第1の素子領域および第2のトランジスタが形成される第2の素子領域の半導体基板上に第1の絶縁膜を介して第1の材料膜を形成し、かつ第1の素子領域および第2の素子領域の周囲の素子分離領域にその上面が前記第1の材料膜の上面よりも低くなるように第2の絶縁膜を形成する工程と、この第2の絶縁膜上に第2の材料膜を形成する工程と、前記第1および第2の材料膜の一部を除去して前記第1および第2のトランジスタの第1および第2のゲート電極に対応する領域並びに第1および第2のゲート電極どうしを接続する接続部に対応する領域に第1および第2の材料膜を残置させる工程と、この残置した第1の材料膜の両側の半導体基板に前記第1および第2のトランジスタのソース・ドレインとなる領域を形成する工程と、前記第1および第2の材料膜が除去された領域に第3の絶縁膜を形成する工程と、前記第1の素子領域の第1の絶縁膜および第1の材料膜を除去してこの除去された領域に第4の絶縁膜を介して第1のゲート用導電膜を形成することにより、第1の素子領域では第1のゲート用導電膜によって構成される第1のゲート電極を第2の素子領域では第1の材料膜によって構成される第2のゲート電極を形成する工程と、少なくとも前記接続部に残置した第2の材料膜を除去してこの除去された領域に前記第1のゲート電極と第2のゲート電極とを接続する接続用導電膜を形成する工程とを有することを特徴とする半導体装置の製造方法。

IPC (6件)：

H01L 21/8234 , H01L 27/088 , H01L 21/3205 , H01L 29/43 , H01L 29/78 , H01L 21/336

FI (5件)：

H01L 27/08 102 C , H01L 21/88 K , H01L 29/62 G , H01L 29/78 301 G , H01L 29/78 301 P

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