特許
J-GLOBAL ID：200903038114886079
スタテイツク型トランスフアーゲート順序回路
発明者：
出願人/特許権者：
代理人 (1件)：
中村 純之助
公報種別：公開公報
出願番号（国際出願番号）：特願平3-279878
公開番号（公開出願番号）：特開平5-122020
出願日： 1991年10月25日
公開日（公表日）： 1993年05月18日
要約：
【要約】【目的】ダイナミック型と同等の高速動作が可能で、しかも低速動作に対応し得るスタティック型トランスファーゲート順序回路を提供する。【構成】トランスファーゲートTGと、2つのインバータV1、V2と、入力端子D、出力端子QB、クロック入力端子CCを有し、入力端子DにトランスファーゲートTGの一端を接続し、トランスファーゲートTGの別の一端をインバータV1の入力端子に、インバータV1の出力端子を出力端子QBとインバータV2の入力端子に、インバータV2の出力端子をインバータV1の入力端子にそれぞれ接続する。
請求項（抜粋）：
論理ゲートVLの出力に接続して、クロックの入力により該論理ゲートの出力をラッチするラッチ回路としてのスタティック型トランスファーゲート順序回路において、トランスファーゲートTGと、2つのインバータV1、V2と、入力端子D、出力端子QB、電源電圧端子VDD、回路を接地するグランド端子GND、クロック入力端子CCを有し、入力端子DにトランスファーゲートTGの一端を接続し、トランスファーゲートTGの別の一端をインバータV1の入力端子に、インバータV1の出力端子を出力端子QBとインバータV2の入力端子に、インバータV2の出力端子をインバータV1の入力端子にそれぞれ接続することを特徴とするスタティック型トランスファーゲート順序回路。
IPC (2件)：
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