特許

J-GLOBAL ID：200903038120364025

プログラム回路に向かうインターフェイスから分離された外部回路に向かうインターフェイスを有する単一金属レベルのゲートを有するEEPROMセル

発明者： ヌッチオ・ヴィラ
出願人/特許権者： エッセヂエッセ-トムソン マイクロエレクトロニクスエッセ・エッレ・エッレ
代理人 (1件)： 森 浩之
公報種別：公開公報
出願番号（国際出願番号）：特願平3-359945
公開番号（公開出願番号）：特開平6-085275
出願日： 1991年12月31日
公開日（公表日）： 1994年03月25日
要約：

【要約】【目的】 EEPROMメモリセルで使用される電圧レベルは従来は制限されこの制限はシグナル伝搬時間と電力消費を増加させる。本発明は、該増加を解消しながら十分な耐性を有するEEPROMセルを提供することを目的とする。【構成】 セルの単一の分離されたゲート構造の部分がその上を広がる半導体基板の少なくとも3個の別個の活性エリア上に単一レベルのゲート構造を形成したEEPROMセル。本発明のEEPROMセルは、読出トランジスタをメモリセルのプログラムできる活性エリアから実質的に分離することにより論理回路のレベルに匹敵する電圧及び電流レベルに耐え得るようにすることができる。

請求項（抜粋）：

セルのコントロールターミナルとの容量性カップリングを確立するために絶縁ゲート層で被覆された半導体基板の第1の活性エリア上に広がる第1の部分と、該第1の部分と分離され第2の活性エリア上に広がる第2の部分を有し、該第2の部分の少なくとも分離されたゲートの前記第2の部分の下のエリアの部分が前記絶縁ゲート層より実質的に薄い絶縁トンネル層により被覆されている、導電物質製の前記分離されたゲートを含んで成る単一レベルのゲート構造のEEPROMメモリセルにおいて、前記分離されたゲートが、絶縁ゲート層で被覆された第3の活性エリアの少なくとも第1の部分上に広がりかつ前記第1の活性エリアから及び第2の活性エリアから分離された少なくとも1個の第3の部分を有し、前記分離されたゲートの第3の部分がメモリセルの少なくとも1個の第1の読出トランジスタのゲートを構成していることを特徴とするEEPROMメモリセル。

IPC (4件)：

H01L 29/788 ,  H01L 29/792 ,  G11C 16/02 ,  G11C 16/04

FI (2件)：

H01L 29/78 371 ,  G11C 17/00 307 D