特許
J-GLOBAL ID：200903038147500435
半導体装置の出力バッファ回路
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-242786
公開番号（公開出願番号）：特開2001-068986
出願日： 1999年08月30日
公開日（公表日）： 2001年03月16日
要約：
【要約】【課題】スルーレート調整幅を大きくでき、かつ高速化も実現できる出力バッファ回路を提供する。【解決手段】データ信号を受けるプリドライバD1と、このプリドライバD1の出力信号を遅延させる抵抗素子R11〜R14、R21〜R24と、この抵抗素子を介してプリドライバD1,D2により駆動される出力用トランジスタと、この出力用トランジスタをLレベルのデータ信号で一義的に非活性化する同時遮断制御手段PA01,PA02、NA01,NA02と、スルーレート選択信号SELECT1が活性化されたとき、Hレベルのデータ信号で出力用トランジスタも一義的に活性化するとともに抵抗素子出力を無効にする導通制御手段PT01,PT02,NT01,NT02とを、出力用トランジスタゲート電極ごとに介在させる
請求項（抜粋）：
データ信号を受けるプリドライバと、このプリドライバの出力信号を遅延させる抵抗素子と、この抵抗素子を介して前記プリドライバにより駆動される出力用トランジスタと、前記出力用トランジスタを論理レベルのロウレベルまたはハイレベルの前記データ信号で一義的に非活性化する同時遮断制御手段と、予め定める第1のスルーレート選択信号が活性化されたとき、ハイレベルまたはロウレベルの前記データ信号で前記出力用トランジスタも一義的に活性化するとともに前記抵抗素子出力を無効にする導通制御手段とを、前記出力用トランジスタを構成する直列接続されたPチャネル型およびNチャネル型トランジスタそれぞれのゲート電極ごとに介在させることにより、前記同時遮断制御手段で非活性化状態にした前記Pチャネル型およびNチャネル型トランジスタの一方を、前記抵抗素子出力で低スルーレート方向に制御し、前記導通制御手段で高スルーレート方向に制御することを特徴とする半導体装置の出力バッファ回路。
Fターム (12件)：
5J056AA04
, 5J056BB02
, 5J056BB21
, 5J056BB57
, 5J056DD13
, 5J056DD28
, 5J056EE11
, 5J056EE15
, 5J056FF07
, 5J056FF09
, 5J056GG14
, 5J056KK01
