特許
J-GLOBAL ID：200903038164466100
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-069978
公開番号（公開出願番号）：特開平6-283679
出願日： 1993年03月29日
公開日（公表日）： 1994年10月07日
要約：
【要約】【目的】 nチャネルMOSトランジスタとpチャネルMOSトランジスタのゲート寸法を同一に維持したままでパンチスルーを抑制でき、かつ集積度の向上にも対応可能な半導体装置の製造方法を提供する。【構成】 pウェル領域9の表面上に形成された絶縁層1に異方性エッチングが施され、ゲート電極配線層2b、3bの側壁部を覆う第1の幅を有するサイドウォール1bが形成される。nウェル領域8の上に形成された絶縁層1に異方性エッチングが施され、ゲート電極配線層2a、3aの側壁部を覆う第1の幅よりも大きい第2の幅を有するサイドウォール1aが形成される。このサイドウォール1b等をマスクとしてシリコン基板7にn+ 不純物拡散領域5bが形成される。また、サイドウォール1a等をマスクとしてシリコン基板7にp+ 不純物拡散領域4bが形成される。
請求項（抜粋）：
同一半導体基板の主表面にnチャネルMOSトランジスタとpチャネルMOSトランジスタとを含む半導体装置の製造方法であって、前記半導体基板のnチャネルMOSトランジスタ形成領域とpチャネルMOSトランジスタ形成領域の表面上に絶縁膜を介在して、それぞれ第1のゲート電極層と第2のゲート電極層を形成する工程と、前記第1のゲート電極層をマスクとして前記nチャネルMOSトランジスタ形成領域にn型不純物を導入し、相対的に低濃度の一対のn型不純物領域を形成する工程と、前記第2のゲート電極層をマスクとして前記pチャネルMOSトランジスタ形成領域にp型不純物を導入し、相対的に低濃度の一対のp型不純物領域を形成する工程と、前記nチャネルMOSトランジスタ形成領域とpチャネルMOSトランジスタ形成領域の表面上に前記第1と第2のゲート電極層を覆うように絶縁層を形成する工程と、前記nチャネルMOSトランジスタ形成領域に形成された前記絶縁層に異方性エッチングを行ない、前記第1のゲート電極層の側壁部を覆う第1の幅を有する第1のサイドウォールスペーサを形成する工程と、前記pチャネルMOSトランジスタ形成領域に形成された前記絶縁層に異方性エッチングを行ない、前記第2のゲート電極層の側壁部を覆う前記第1の幅よりも大きい第2の幅を有する第2のサイドウォールスペーサを形成する工程と、前記第1のゲート電極層と前記第1のサイドウォールスペーサをマスクとして前記nチャネルMOSトランジスタ形成領域にn型不純物を導入し、前記低濃度のn型不純物領域に接続するように相対的に高濃度の一対のn型不純物領域を形成する工程と、前記第2のゲート電極層と前記第2のサイドウォールスペーサをマスクとして前記pチャネルMOSトランジスタ形成領域にp型不純物を導入し、前記低濃度のp型不純物領域に接続するように相対的に高濃度の一対のp型不純物領域を形成する工程とを備えた、半導体装置の製造方法。
引用特許：
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