特許

J-GLOBAL ID：200903038167309626

半導体素子およびライフタイム制御方法

発明者： 山田 真一
出願人/特許権者： 株式会社明電舎
代理人 (1件)： 志賀 富士弥 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-021637
公開番号（公開出願番号）：特開2000-223720
出願日： 1999年01月29日
公開日（公表日）： 2000年08月11日
要約：

【要約】【課題】 逆回復終了時の急激な電流低下を緩和し、スパイク電圧を抑制する。【解決手段】 極めて低濃度のn型半導体から成る基板の一方の端部にp型アノード層2、他方の端部にはn<SP>+</SP>型カソード層3を形成し、前記p型アノード層2とn<SP>+</SP>型カソード層3との間にi層1を形成して成る半導体素子において、前記i層1とn<SP>+</SP>型カソード層3との間に、n型カソード層3よりも低濃度のn型不純物層6を形成する。前記n型不純物層6の距離Wnは前記i層1の距離Wiと比較して十分短くする。また、前記半導体素子の設計耐圧Vbを得る必要があるため、最大電界強度をEmax、i層1とn型不純物層6との濃度差によって電界の傾きが変化する際の電界強度をEinf、電界が0になった際のWiからの距離をWn’(Wn’<Wn)として、下記の式が成り立つようにする。Vb=(Emax+Einf)Wi/2+EinfWn’/2

請求項（抜粋）：

低濃度のn型半導体から成る基板の一方の端部にはp型半導体から成るアノード層を形成すると共に、前記基板の他方の端部には比較的高濃度のn型半導体から成るカソード層を形成し、前記アノード層とカソード層との間にi層を形成して構成された半導体素子において、前記カソード層とi層との間に、前記カソード層と比較して低濃度のn型半導体から成る不純物層を設けたことを特徴とする半導体素子。

IPC (2件)：

H01L 29/861 ,  H01L 21/322

FI (3件)：

H01L 29/91 D ,  H01L 21/322 L ,  H01L 29/91 J