特許

J-GLOBAL ID：200903038207551972

半導体装置およびその製造方法

発明者： 岡本 裕
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平11-032252
公開番号（公開出願番号）：特開2000-232076
出願日： 1999年02月10日
公開日（公表日）： 2000年08月22日
要約：

【要約】【課題】 高速ロジックのみにサリサイド構造を採用し、メモリ素子に自己整合コンタクト構造を採用して、両方の素子を同一半導体基体に混載することは困難であった。【解決手段】 ソース、ドレイン拡散層34、35の表面とゲート配線31の上面とに半導体と金属との化合物膜としてコバルトシリサイド膜36〜38が自己整合的に形成されている第1の半導体装置30と、少なくともゲート配線41の上部に半導体と金属との化合物膜もしくは金属膜としてタングステンシリサイド膜18が形成されている第2の半導体装置40とを同一の半導体基体11に備えたものであり、ゲート配線41の周囲に層間絶縁膜22よりもエッチング速度の遅い窒化シリコン膜19とサイドウォール絶縁膜20とが形成され、コンタクト孔23が自己整合的に形成されるているものである。

請求項（抜粋）：

半導体基体に形成されているもので、ソース、ドレイン拡散層の表面とゲート電極の上面とに半導体と金属との化合物膜が自己整合的に形成されている第1の半導体装置と、前記半導体基体に形成されているもので、少なくともゲート電極の上面に半導体と金属との化合物膜もしくは金属膜が形成されている第2の半導体装置とを備えたことを特徴とする半導体装置。

IPC (9件)：

H01L 21/28 301 ,  H01L 21/28 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 21/8244 ,  H01L 27/11 ,  H01L 27/10 481 ,  H01L 27/108 ,  H01L 21/8242

FI (7件)：

H01L 21/28 301 D ,  H01L 21/28 301 T ,  H01L 27/10 481 ,  H01L 27/08 102 D ,  H01L 27/08 102 H ,  H01L 27/10 381 ,  H01L 27/10 681 F

Fターム (49件)：

4M104AA01 ,  4M104BB01 ,  4M104BB19 ,  4M104CC01 ,  4M104CC05 ,  4M104DD02 ,  4M104DD43 ,  4M104DD72 ,  4M104DD84 ,  4M104FF14 ,  4M104GG14 ,  4M104GG16 ,  5F048AA09 ,  5F048AB01 ,  5F048AB03 ,  5F048AC01 ,  5F048BA01 ,  5F048BB05 ,  5F048BB08 ,  5F048BB09 ,  5F048BB10 ,  5F048BC06 ,  5F048BF06 ,  5F048BF07 ,  5F048BG14 ,  5F048DA27 ,  5F083AD01 ,  5F083AD10 ,  5F083AD49 ,  5F083BS05 ,  5F083BS17 ,  5F083BS19 ,  5F083BS23 ,  5F083BS26 ,  5F083BS40 ,  5F083JA32 ,  5F083JA35 ,  5F083MA03 ,  5F083MA06 ,  5F083NA01 ,  5F083PR03 ,  5F083PR07 ,  5F083PR21 ,  5F083PR22 ,  5F083PR29 ,  5F083PR36 ,  5F083PR40 ,  5F083PR45 ,  5F083ZA05