特許

J-GLOBAL ID：200903038220658751

マイクロメカニカルスイッチを含む電子デバイス

発明者： イアン デー フレンチ
出願人/特許権者： コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ
代理人 (1件)： 杉村 興作 (外1名)
公報種別：公表公報
出願番号（国際出願番号）：特願2001-543750
公開番号（公開出願番号）：特表2003-516629
出願日： 2000年12月08日
公開日（公表日）： 2003年05月13日
要約：

【要約】共通の基板(2)上に設けられたマイクロメカニカルスイッチ(10)と薄膜回路素子(20)を有する集積回路デバイスを具える電子デバイスを製造する方法である。マイクロメカニカルスイッチ(10)はそれぞれの犠牲領域の上を延在する接点ビーム(12)を有する。薄膜回路素子を構成する素子層(5)をマイクロメカニカルスイッチに割り当てられた基板の領域において犠牲領域として使用する。これにより種々の層をマイクロメカニカルスイッチと薄膜回路素子との間で共用することができる。追加の支持層(50)を接点ビームのために設けて、後続の処理及び製造工程中に接点ビームを損傷から保護することができる。この支持層の一部分を完成品の接点ビームに付着したまま残存させてこれを補強することもできる。

請求項（抜粋）：

共通の基板上に設けられた複数のマイクロメカニカルスイッチと複数の薄膜回路素子を具える集積回路デバイスを製造する方法において、 下部電極パターンを堆積しパターン化して薄膜回路素子及びマイクロメカニカルスイッチの下部接点を形成し、 薄膜回路素子を構成するための素子層を前記下部電極パターンの上に堆積しパターン化し、該素子層によって、マイクロメカニカルスイッチに割り当てられた基板の領域の上に犠牲領域を形成するとともに薄膜回路素子に割り当てられた基板の領域の上に薄膜回路素子を形成し、 導電層を堆積しパターン化して上部電極パターンを形成し、該上部電極パターンによって、薄膜回路素子の上部接点を形成するとともにマイクロメカニカルスイッチの接点ビームを形成し、各接点ビームは各犠牲領域の上を延在させ、 前記素子層の犠牲領域を除去して各マイクロメカニカルスイッチの接点ビームと下部電極パターンとの間に空間を形成することを特徴とする集積回路デバイスの製造方法。

IPC (9件)：

H01L 27/146 ,  B81B 3/00 ,  B81C 1/00 ,  G01T 1/20 ,  H01H 59/00 ,  H01L 27/14 ,  H01L 31/10 ,  H04N 5/32 ,  H04N 5/335

FI (10件)：

B81B 3/00 ,  B81C 1/00 ,  G01T 1/20 E ,  G01T 1/20 G ,  H01H 59/00 ,  H04N 5/32 ,  H04N 5/335 U ,  H01L 27/14 C ,  H01L 31/10 H ,  H01L 27/14 K

Fターム (33件)：

2G088EE01 ,  2G088FF02 ,  2G088GG19 ,  2G088GG20 ,  2G088JJ05 ,  2G088JJ09 ,  2G088JJ37 ,  2G088KK40 ,  4M118AB01 ,  4M118BA05 ,  4M118CA05 ,  4M118FB03 ,  4M118FB09 ,  4M118FB11 ,  4M118FB16 ,  4M118FB24 ,  5C024AX11 ,  5C024CY47 ,  5C024GX03 ,  5C024HX01 ,  5F049MA04 ,  5F049MB05 ,  5F049NA14 ,  5F049NA18 ,  5F049NB03 ,  5F049QA02 ,  5F049RA04 ,  5F049RA08 ,  5F049SE05 ,  5F049SE11 ,  5F049SS01 ,  5F049TA11 ,  5F049WA07