特許

J-GLOBAL ID：200903038245025788

電子デイバイスとその製造方法

発明者： 佐川 清水 ,  大森 誠也
出願人/特許権者： 富士ゼロックス株式会社
代理人 (1件)： 住吉 多喜男 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-183649
公開番号（公開出願番号）：特開平7-037702
出願日： 1993年07月26日
公開日（公表日）： 1995年02月07日
要約：

【要約】【目的】 基板上の正確な位置に電極を形成した電子デイバイスと容易に位置合わせができる電子デイバイスの製造方法の提供。【構成】 基板10上にアンダ-グレ-ズ層20を形成する。さらに、アンダ-グレ-ズ層20を含む基板10上に金膜311を形成する。金膜311の上部に、アンダ-グレ-ズ層20を含んだ範囲に金膜が形成されない金膜非積層部300を形成した金膜を312,313等を積層する。そして、金膜上にマスク40を載置し、エッチングによりアンダ-グレ-ズ層20を含む基板10上に電極を形成する。一方、アンダ-グレ-ズ層20上であって金膜非積層部300に位置合わせのチェックパタ-ン54を形成する。各電極は多層構造となっている金膜で形成され、チェックパタ-ン54は金膜311の1層構造で形成される。1層構造の金膜はグレ-ズ層に比べて反射率の低下が少なく、目視あるいは自動的位置合わせが確実で容易に実行でき、基板上の正確な位置に電極を配設することができる。

請求項（抜粋）：

絶縁基板と、絶縁基板上に形成される特定の幅のアンダーグレーズ層と、前記アンダ-グレーズ層を含む絶縁基板上に形成される導電性膜の積層体よりなる電極と、前記アンダーグレ-ズ層上に形成される導電性膜の積層体よりなる位置ずれチェックパタ-ンとを備えた電子デイバイスであって、前記位置ずれチェックパタ-ンは電極の導電性膜の積層数より少ない積層体で形成してなる電子デイバイス。

IPC (3件)：

H01C 7/00 ,  B41J 2/335 ,  B41J 2/345

FI (3件)：

B41J 3/20 111 D ,  B41J 3/20 111 H ,  B41J 3/20 113 B