特許

J-GLOBAL ID：200903038287661226

圧縮アルゴリズムのハードウエアにおける実現

発明者： マルク、ブール
出願人/特許権者： コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ
代理人 (6件)： 吉武 賢次 ,  橘谷 英俊 ,  佐藤 泰和 ,  吉元 弘 ,  川崎 康 ,  関根 毅
公報種別：公表公報
出願番号（国際出願番号）：特願2002-523721
公開番号（公開出願番号）：特表2004-507858
出願日： 2001年08月17日
公開日（公表日）： 2004年03月11日
要約：

論理回路は、マッチングアルゴリズムファンクションを実行する。メモリは、どのメモリセルが、入力アドレスデータをメモリにマッチするデータを含むかを示す、マッチ信号を形成する。第一論理積ファンクションは、入力アドレスデータに対してメモリにより現在形成されるマッチ信号の現在値と、直前入力アドレスデータにより形成されるマッチ信号の前値との、論理積をとる。バッファは、インデックスデータを保持する。第二論理積ファンクションは、第一論理積ファンクションの出力をインデックスデータと比較する。第二論理積ファンクションの出力は、バッファに新しいインデックスデータとして戻される。インデックス論理は、オフセットを、バッファに記憶されるインデックスデータとして生成する。送信バイトファンクションは、送信バイト信号を、マッチ信号が、ゼロの時と、第二論理積ファンクションの出力が、ゼロの時にアサートする。レングスカウンタは、送信バイト信号が、アサートされないサイクル毎にインクリメントされる。

請求項（抜粋）：

先入れ先出し(FIFO)連想記憶装置(CAM)であって、 CAMアドレス信号を受信するためのアドレス入力と、 タイル状に集結された複数のCAMセルと、 を備え、 前記各CAMセルは、 前記アドレス入力に接続され、CAMアドレス信号を受信するためのセルアドレス入力と、 前記CAMセルに記憶されるデータを受信するためのデータ入力と、 データ入力にて受信されるデータを記憶するための記憶論理と、 出力として記憶論理に記憶されるデータを提供するためのデータ出力と、 前記CAMセルに記憶されるデータをCAMアドレス信号と比較するためのマッチ論理であって、前記CAMセルに記憶されるデータが、CAMアドレス信号とマッチする時を示すマッチ信号を形成するマッチ論理と、 を備え、 前記CAMセルは、一のCAMセルに対するデータ出力を他のCAMセルに対するデータ入力に結合することにより、タイル状に集結されることを特徴とする連想記憶装置。

IPC (3件)：

G11C15/04 ,  G06F5/00 ,  H03M7/30

FI (3件)：

G11C15/04 601Z ,  G06F5/00 H ,  H03M7/30 Z

Fターム (8件)：

5J064AA02 ,  5J064BA00 ,  5J064BC01 ,  5J064BC02 ,  5J064BC03 ,  5J064BC04 ,  5J064BC05 ,  5J064BC25