特許

J-GLOBAL ID：200903038307743933

半導体装置およびその製造方法

発明者： 野村 浩一郎 ,  島川 一彦 ,  亘理 高司
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願平10-290424
公開番号（公開出願番号）：特開2000-123590
出願日： 1998年10月13日
公開日（公表日）： 2000年04月28日
要約：

【要約】【課題】 DRAMにおいてヒューズを使うことなしに欠陥メモリセルのアドレスを判別し冗長救済が行える半導体装置を実現する。【解決手段】 スライス検査時にDRAMメモリセルアレー部5に欠陥メモリセルが無いか否かを検査する。欠陥メモリセルが存在した場合、欠陥メモリセルアドレスをフラッシュメモリ3に記憶させる。その後、電源投入時にフラッシュメモリ3に記憶した欠陥メモリセルアドレスを読み出して冗長メモリセルアレー駆動回路9,10に保持し、欠陥メモリセルアドレスデコーダを構成する。実動作時、実際のDRAMの入力アドレスを冗長メモリセルアレー駆動回路9,10にによって欠陥メモリセルアドレスか否かを判断し、入力アドレスが欠陥メモリセルアドレスの場合は冗長選択信号を出力し冗長選択を行う。

請求項（抜粋）：

複数の主メモリセルがマトリクス状に配置された主メモリセルアレー部と,複数の冗長メモリセルが配置された冗長メモリセルアレー部と,前記主メモリセルアレー部に欠陥メモリセルが存在しかつ入力されるアドレスが前記欠陥メモリセルのアドレスと一致したときに前記冗長メモリセルを選択するための冗長選択信号を発生する冗長メモリセルアレー駆動回路とを有したDRAMと、不揮発性メモリと、ランダムロジック等で構成され前記DRAMおよび前記不揮発性メモリを制御するロジック回路とを同一半導体基板上に備え、前記不揮発性メモリは、前記DRAMの主メモリセルアレー部に欠陥メモリセルが存在する場合に前記DRAMの欠陥メモリセルのアドレスが予め所定の領域に書き込まれてあり、前記冗長メモリセルアレー駆動回路は、電源投入後の所定の期間にロジック回路により前記不揮発性メモリから読み出される前記DRAMの欠陥メモリセルのアドレスを保持しておき、通常動作期間に入力されるアドレスが前記保持している欠陥メモリセルのアドレスと一致したときに前記冗長選択信号を発生することを特徴とする半導体装置。

IPC (6件)：

G11C 29/00 603 ,  G11C 11/401 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/108 ,  H01L 21/8242

FI (4件)：

G11C 29/00 603 J ,  G11C 11/34 371 D ,  H01L 27/04 U ,  H01L 27/10 691

Fターム (30件)：

5B024AA07 ,  5B024AA15 ,  5B024BA13 ,  5B024BA15 ,  5B024BA18 ,  5B024BA21 ,  5B024BA29 ,  5B024CA07 ,  5B024CA17 ,  5B024CA27 ,  5F038AV03 ,  5F038BE05 ,  5F038DF05 ,  5F038DF14 ,  5F038DF16 ,  5F038DT02 ,  5F038DT14 ,  5F038DT15 ,  5F038DT18 ,  5F038EZ20 ,  5F083GA30 ,  5F083ZA01 ,  5F083ZA10 ,  5F083ZA13 ,  5F083ZA14 ,  5F083ZA20 ,  5L106AA01 ,  5L106CC07 ,  5L106CC17 ,  5L106FF08