可変遅延回路

発明者：
出願人/特許権者：
代理人 (1件)：草野卓 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-112542
公開番号（公開出願番号）：特開平5-308260
出願日： 1992年05月01日
公開日（公表日）： 1993年11月19日
要約：

【要約】 (修正有)【目的】 CMOS、FETで構成された可変遅延回路において、立上りの遅延と立下りの遅延とをほぼ等しくする。【構成】遅延量設定端子29を高レベルにするか低レベルにするかによって、入力端子14から出力端子15への伝搬遅延時間を変更することができる。端子29はFET17のゲートに接続されると共にインバータ31を通じてFET22のゲートに接続される。pチャネルFETのオン抵抗はたとえば30Ωであり、nチャネルFETのオン抵抗はたとえば15Ωであり、FET18,19の直列接続と、それより数が多いFET23,24,51,52の直列接続の各オン抵抗がほぼ等しくなり、入力の立上りによる負荷容量32の放電時定数と、入力の立下りによる負荷容量32に対する充電時定数とがほぼ等しくなる。

請求項（抜粋）：

ゲートが入力端子に接続され、ドレインが出力端子に接続されたCMOSと、そのCMOSのpチャネルFETのソースと正の電源端子との間に接続され、それぞれpチャネルFETよりなり、互いにオン抵抗を異にするスイッチ可能な複数の第1電源インピーダンス素子と、上記CMOSのnチャネルFETのソースと負の電源端子との間に接続され、それぞれnチャネルFETよりなり、互いにオン抵抗を異にするスイッチ可能な複数の第2電源インピーダンス素子と、上記第1電源インピーダンス素子と第2電源インピーダンス素子の対応するものを設定遅延量に応じて同時にオン又はオフにする遅延量設定手段とを具備し、上記第2電源インピーダンス素子の少くとも1つは直列に接続されたnチャネルFETの数が、上記第1電源インピーダンス素子の対応するものの直列接続されたpチャネルFETの数より多くされている事を特徴とする可変遅延回路。

引用特許：

審査官引用 (4件)

特開昭63-009220
特開昭61-039721
特開昭63-009220

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