画像処理等の並列処理用のキャッシュバーストアーキテクチャ

発明者：
出願人/特許権者：
代理人 (1件)：絹谷信雄
公報種別：公開公報
出願番号（国際出願番号）：特願平7-151630
公開番号（公開出願番号）：特開平8-063586
出願日： 1995年06月19日
公開日（公表日）： 1996年03月08日
要約：

【要約】 (修正有)【目的】要求される演算を行う間、固定したプロセッサアレイが大型データアレイを扱えるようにする。【構成】複数の処理ユニットチップ25を有し、チップ毎に処理ユニット29A-Hからなるブロック28と外部キャッシュバーストメモリ23を持つ。処理ユニットには、外部メモリの一列が付随し、バレルシフタ27がメモリ23と処理ユニット29の間に接続され、データを処理チップにシフトできる。デジタル遅延ラインがバレルシフタと処理ユニットの間に接続され、所定回数のクロックにより入力列データを遅延させる。処理ユニット29にはキャッシュメモリが設けられ、さらに、チップ毎に設けられたコントローラは、連続行のデータマトリックスのバーストを、外部キャッシュバーストメモリから順番に配列し、処理ユニットの各々に付随するキャッシュメモリに格納する。

請求項（抜粋）：

L行(ロー)×M列(コラム)のメモリ手段に保存されたデータマトリックスに対して並列(平行)処理を実行するための処理システムにおいてデータ伝送をする方法であって、上記L及びMが1より大きい整数であり、上記システムがM個の処理ユニットを有し、各処理ユニットにはメモリ手段のそれぞれの各列が付随しており、上記方法は上記メモリ手段と処理ユニットとの間でデータを伝送するための方法であり、上記方法が、(A)第1クロックサイクルにおいてMデータビットの第1行の各ビットをメモリ手段から1つもしくは2つ以上の列位置だけ、メモリ手段のそれぞれの近隣列に付随した処理ユニットにシフトするステップを有することを特徴とする方法。

IPC (6件)：

G06T 1/20 , G06F 12/00 580 , G06F 12/08 310 , G06F 13/28 310 , G06F 15/16 390 , G06T 1/00

FI (2件)：

G06F 15/66 K , G06F 15/62 A

引用特許：

審査官引用 (13件)

特開平3-185572
並列プロセッサ
公報種別：公開公報出願番号：特願平4-242160 出願人：ソニー株式会社
特開平3-251966

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