特許
J-GLOBAL ID：200903038442351905
メモリセル作製方法
発明者：
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出願人/特許権者：
代理人 (1件)：
矢野 敏雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-279021
公開番号（公開出願番号）：特開平11-177045
出願日： 1998年09月30日
公開日（公表日）： 1999年07月02日
要約：
【要約】 (修正有)【課題】 独創性のある斬新な構造を有するメモリセル作製する従来より一層有効な、改善されたメモリセル作製方法を実現すること。【解決手段】 メモリセル作製方法において、或1つの導電形のシリコンチップ20にトレンチを形成し、トレンチのウオールに亘って誘電層24を形成し、トレンチをチップの導電形と反対の導電形のポリシリコン23で充填し、十分な厚さのチップの表面に亘りシリコン層をエピタキシアル成長させること。
請求項（抜粋）：
メモリセル作製方法であって、下記のステップを有し、即ち、 或1つの導電形のシリコンチップにトレンチを形成し、トレンチのウオールに亘って誘電層を形成し、トレンチをチップの導電形と反対の導電形のポリシリコンで充填し、十分な厚さのチップの表面に亘りシリコン層をエピタキシアル成長させ、ここで第1のソース/ドレインとして用いられるよう、チップとは逆の導電形の実質的に単結晶シリコンの層をトレンチの頂部上方に形成し、エピタキシアルシリコン層をパターニングしてトレンチ上にメサを形成し、エピタキシアルシリコンメサを被覆するようにトレンチのチップの表面に亘り第1の誘電層を形成し、メサの側面にスペーサを形成し、ここで前記メサはそこにて第1の誘電層を当該のスペーサに対して選択的に除去できる材料を含むものであり、第1の誘電層をチップの表面及びエピタキシアルシリコンメサの頂部から除去し、ここで、スペーサは第一誘電層をメサの側面から除去されないように保護するものであり、第2誘電層をチップの表面に亘って形成し、サイドウオールスペーサを除去し、メサの側面に第1誘電層を残し、メサの側面に第1誘電層は、ゲート酸化膜として用いられるようにし、チップの導電形とは逆の第1ポリシリコン層を、第2誘電層の表面に亘って形成し、第3の誘電層を前記のポリシリコン層の表面に亘り形成し、第3の誘電層を平坦化し、エピタキシアルシリコンメサの表面を露出させ、チップとは逆の導電形の第2ポリシリコン層を形成し、パターニングして、エピタキシアルシリコンメサ上にーポリシリコンメサを形成するステップを有することを特徴とするメモリセル作製方法。
IPC (2件)：
H01L 27/108
, H01L 21/8242
