特許
J-GLOBAL ID：200903038477758455
メモリ制御回路とその回路を内蔵した集積回路素子
発明者：
出願人/特許権者：
代理人 (1件)：
吉田 研二 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-178165
公開番号（公開出願番号）：特開平8-044560
出願日： 1994年07月29日
公開日（公表日）： 1996年02月16日
要約：
【要約】 (修正有)【目的】 メモリ読み出しの高速化を図る。【構成】 4ブロックに区分されたメモリ、読み出しアドレスが4N+2、4N+3のときに限り、ブロック0、1に4N+4を与えるアドレス変換手段、各ブロックから読み出されたデータをラッチする回路、ラッチ回路にラッチされたデータのうち、必要なデータを選択してデータバスに出力する選択出力回路とを有する。1回のラッチ動作のたびに、常時3個以上のブロックのメモリを読み出し可能な状態におく。2M個のブロックに区分された場合も、同様の回路構成とする。
請求項（抜粋）：
命令処理部がメモリからデータを読み出すためのメモリ制御回路であって、Mは自然数でありNは非負整数であり、2M 個の領域であるブロックi(i=0,1,・・,2M -1)に区分され、ブロックiがアドレス2M ×N+iに当たるアドレスのデータを格納するメモリと、命令処理部が読み出しを要求するアドレスが、2M ×N+j(j=0,1,・・,2M-1 -1)のときはアドレス2M ×Nをすべてのブロックに与え、かつ、命令処理部が読み出しを要求するアドレスが、2M ×N+j(j=2M-1 ,2M-1 +1,・・,2M -1)のときは、ブロックj(j=2M-1 ,2M-1 +1,・・,2M -1)に対してはアドレス2M ×Nを与え、ブロックj(j=0,1,・・,2M-1 -1)に対してはアドレス2M ×(N+1)を与えるアドレス変換手段と、メモリの各ブロックと一対一に設けられ、命令処理部によって各ブロックから読み出されたデータをラッチするラッチ回路と、命令処理部が出力するアドレスおよび転送要求のタイミングに従い、ラッチ回路にラッチされたデータのうち、命令処理部が必要とするブロックのデータを選択してデータバスに出力する選択出力回路と、を有し、前記の各ラッチ回路によるラッチは全ブロックに渡って同時に行われることによって、1回のラッチ動作のたびに、少なくとも2M-1 +1個の連続したアドレスを含む2M 個のブロックのメモリが命令処理部から読み出し可能な状態におかれることを特徴とするメモリ制御回路。
IPC (4件)：
G06F 9/32 310
, G06F 12/06 525
, G11C 7/00 312
, G11C 11/41
