特許

J-GLOBAL ID：200903038500438390

半導体装置及びその製造方法

発明者： 山川 晃司 ,  有門 経敏 ,  奥村 勝弥
出願人/特許権者： 株式会社東芝
代理人 (1件)： 竹村 壽
公報種別：公開公報
出願番号（国際出願番号）：特願2000-245593
公開番号（公開出願番号）：特開2002-057299
出願日： 2000年08月14日
公開日（公表日）： 2002年02月22日
要約：

【要約】【課題】 キャパシタ面積を拡大しながら微細化を可能にした立体化構造のキャパシタを有する半導体装置及びその製造方法を提供する。【解決手段】 絶縁膜に深さHが開口部の径Dの2倍より浅い(H<2D)溝6にキャパシタエリア6を形成し、この中に、下部電極7を形成し、CMPなどにより加工してから、その上にスパッタにより誘電体膜を形成し、その上に上部電極を形成してキャパシタを形成する。MOCVDなどの技術を使用せず従来から用いられているスパッタ法を用いて立体キャパシタを形成することができ、微細セルの実現が可能になる。また、下部電極はRIEエッチングすることがないので加工ダメージが低減する。

請求項（抜粋）：

半導体基板と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜表面に設けられ、深さHが開口部の径Dの2倍より浅い(H<2D)溝に形成されたキャパシタとを具備し、前記キャパシタは、前記溝の内壁及び底面に形成され、端部が前記溝の端部に配置された下部電極と、前記下部電極の上に形成され、端部が前記溝の周辺に延在している誘電体膜と、前記誘電体膜の上に形成され、端部が前記誘電体膜の端部と実質的に同じ位置に配置されている上部電極とから構成されていることを特徴とする半導体装置。

IPC (5件)：

H01L 27/105 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/108 ,  H01L 21/8242

FI (3件)：

H01L 27/10 444 B ,  H01L 27/04 C ,  H01L 27/10 621 C

Fターム (25件)：

5F038AC05 ,  5F038AC15 ,  5F038CA10 ,  5F038CA16 ,  5F038EZ11 ,  5F038EZ14 ,  5F038EZ15 ,  5F038EZ20 ,  5F083AA24 ,  5F083FR02 ,  5F083GA09 ,  5F083JA06 ,  5F083JA14 ,  5F083JA15 ,  5F083JA36 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA42 ,  5F083JA43 ,  5F083MA06 ,  5F083MA17 ,  5F083PR22 ,  5F083PR34 ,  5F083PR40