特許
J-GLOBAL ID：200903038510055465
半導体装置及びその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-335990
公開番号（公開出願番号）：特開平10-178171
出願日： 1996年12月16日
公開日（公表日）： 1998年06月30日
要約：
【要約】 (修正有)【課題】 微細MOSFETにおいて、ジャンクション容量を増やすことなく寄生抵抗を低減し、なお且つショートチャネル効果やソース・ドレイン間のパンチスルーを抑制することにより高速動作と高集積化を可能とする。【解決手段】 ショートチャネル効果やパンチスルーが生じないように、ソース・ドレイン領域14のキャリア濃度を低く、且つ浅く形成する。さらに、金属元素の進入による接合リークを防ぎつつソース・ドレインの寄生抵抗を低減するために、基板10上に金属層18とシリコン層19とを形成して合金化することによりシリサイド17を形成する。
請求項（抜粋）：
第1導電型の半導体基板の表面の上方に設けられたゲート電極と、前記ゲート電極の両側の前記半導体基板の表面層に選択的に設けられた第2導電型のソース領域と第2導電型のドレイン領域とを有し、前記ゲート電極の下方の前記半導体基板の表面付近をチャネルとして用いるようにした半導体装置であって、前記第2導電型のソース領域と前記第2導電型のドレイン領域のキャリア濃度は、いずれも、ゲート長との関係において、ゲート長を短くしつつも、ショートチャネル効果の発生や、前記ゲート電極をはさんで向かい合う前記ソース領域と前記ドレイン領域とから延びた空乏層がつながることによる前記半導体装置の機能の低下を起こさせないとともに、接合容量が低減されるように前記半導体基板の表面からの深さが浅く、かつ低いキャリア濃度で形成され、前記ソース領域と前記ドレイン領域のそれぞれの表面上に少なくとも1層の金属層と少なくとも1層のシリコン層とをこの順序で堆積した後に合金化処理を施すことにより、前記金属層を構成する金属元素の侵入によるpn接合のリークを抑制するように前記半導体基板上に付加的に形成され、且つ、前記ソース領域と前記ドレイン領域の寄生抵抗を低減する、シリサイド層を備えることを特徴とする半導体装置。
IPC (2件)：
FI (2件)：
H01L 29/78 301 P
, H01L 29/78 301 L
