特許

J-GLOBAL ID：200903038513378842

半導体装置とその製造方法

発明者： 山田 雅基 ,  梶田 明広
出願人/特許権者： 株式会社東芝
代理人 (1件)： 三好 秀和 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-298522
公開番号（公開出願番号）：特開2003-100869
出願日： 2001年09月27日
公開日（公表日）： 2003年04月04日
要約：

【要約】【課題】 埋め込み型導電層において、層間絶縁層表面に研磨処理による機械的ダメージ層を残さず、コンタクトホール形成時の歩留まりを上げる。【解決手段】 半導体基板層上に第1層間絶縁層を形成し、第1層間絶縁層に溝を形成し、第1層間絶縁層上に導電層を形成し、溝を前記導電層で埋め、導電層形成後の基板表面を研磨し、第1層間絶縁層と導電層とが露出する平坦面を形成する。さらに、研磨によってできた前記第1層間絶縁層表面のダメージ層をエッチング除去し、エッチング後の基板表面上に塗布法を用いて、絶縁膜を形成する。続いて、上記絶縁膜上に、絶縁膜に対するエッチング選択比が高い第2層間絶縁層を形成する。

請求項（抜粋）：

第1層間絶縁層と、前記第1層間絶縁層に形成された溝と、前記溝を埋め、前記第1層間絶縁層表面より高い表面を有する導電層と、前記第1層間絶縁層と前記導電層とを被覆し、平坦な表面を持つ絶縁膜と、前記絶縁膜上に形成され、前記絶縁膜に対しエッチング選択比が高い第2層間絶縁層とを有することを特徴とする半導体装置。

IPC (3件)：

H01L 21/768 ,  H01L 21/312 ,  H01L 21/3205

FI (4件)：

H01L 21/312 M ,  H01L 21/90 S ,  H01L 21/90 A ,  H01L 21/88 M

Fターム (34件)：

5F033KK11 ,  5F033KK32 ,  5F033MM01 ,  5F033MM12 ,  5F033MM13 ,  5F033PP15 ,  5F033PP27 ,  5F033PP33 ,  5F033QQ04 ,  5F033QQ09 ,  5F033QQ25 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ74 ,  5F033RR01 ,  5F033RR04 ,  5F033RR06 ,  5F033RR21 ,  5F033SS11 ,  5F033SS21 ,  5F033TT04 ,  5F033XX01 ,  5F033XX02 ,  5F033XX10 ,  5F033XX12 ,  5F033XX15 ,  5F033XX24 ,  5F033XX27 ,  5F033XX28 ,  5F058AA10 ,  5F058AD01 ,  5F058AD05 ,  5F058AD09 ,  5F058AH02