特許

J-GLOBAL ID：200903038564426175

半導体集積回路

発明者： 樋口 久幸 ,  鈴木 誠 ,  水野 弘之 ,  石橋 孝一郎 ,  橘 大 ,  上原 敬二郎
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 高橋 明夫
公報種別：公開公報
出願番号（国際出願番号）：特願平8-182360
公開番号（公開出願番号）：特開平10-027481
出願日： 1996年07月11日
公開日（公表日）： 1998年01月27日
要約：

【要約】【課題】連想記憶装置の一致検出動作を高速にする。【解決手段】CAMセル23はNMOS26を介して一致検出線25に接続され、一致検出回路73は、この一致検出信号線25に接続して加速回路356と差動増幅回路32とを有する。加速回路356は、データ一致検出の開始時に一致検出信号線25の電位を参照電位VR近くまで急速に引き上げ、この線に接続された複数のメモリセルの全てが一致検出信号を出力したためにそれらと線25を接続するNMOS26が全てオフとなった後は、一致検出信号線25の電位を基準電圧VRより大きな電位に引き上げ、かつ、これらのメモリセルの少なくとも一つが不一致検出信号を出力したためにこれらのNMOS26の少なくとも一つがオンになった後は、一致検出信号線25の電位を基準電圧VRより小さな値にする電流を一致検出信号線25に供給する。

請求項（抜粋）：

複数ビットの入力信号を並列に供給するための複数のデータ線と、それぞれ上記複数のデータ線の内の対応する一つに接続された複数のメモリセルと、該複数のメモリセルに対応して設けられた一致検出信号線と、それぞれ上記複数のメモリセルの内の対応する一つと上記一致検出信号線とを並列に接続するための複数のMOSトランジスタと、上記一致検出信号線に接続され、その電位を検出するための一致検出回路とを有する連想記憶装置を有し、各メモリセルは、そのメモリセルに対応するデータ線から供給される一つの入力ビットに応答して、その供給された入力ビットとそのメモリセルに記憶した情報とが一致したか否かを表す一致検出信号もしくは不一致検出信号をそのメモリセル内の所定のノードに切り換えて出力し、各MOSトランジスタは、対応するメモリセルの上記所定のノードに接続されたゲートと、上記一致検出信号線に接続されたドレインと、所定の電位が供給されたソースとを有し、上記一致検出回路は、上記一致検出信号線の電位と参照電位との差を検出する差動増幅回路と、加速回路とを有し、上記加速回路は、データ一致検出の開始時に上記一致検出信号線の電位を参照電位近くまで急速に引き上げ、上記複数のメモリセルの全てが一致検出信号を出力したために上記複数のMOSトランジスタが全てオフとなった後は、上記一致検出信号線の電位を上記基準電圧より大きな電位に引き上げ、かつ、上記複数のメモリセルの少なくとも一つが不一致検出信号を出力したために上記複数のMOSトランジスタの少なくとも一つがオンになった後は、上記一致検出信号線の電位を上記基準電圧より小さな値にする電流を上記一致検出信号線に供給する半導体集積回路。

IPC (5件)：

G11C 15/04 ,  G06F 12/10 ,  G11C 11/14 309 ,  G11C 11/41 ,  G11C 11/419

FI (6件)：

G11C 15/04 B ,  G06F 12/10 A ,  G11C 11/14 309 K ,  G11C 11/34 U ,  G11C 11/34 301 D ,  G11C 11/34 311

引用特許：

審査官引用 (4件)

• 特開昭63-086906
  
• 増幅器入力回路
  公報種別：公開公報   出願番号：特願平4-260002   出願人：住友電気工業株式会社
• 特開昭56-124194
  
• 特開昭63-121947