特許
J-GLOBAL ID:200903038599732287

半田バンプ形成方法

発明者:
出願人/特許権者:
代理人 (1件): 杉村 暁秀 (外5名)
公報種別:公開公報
出願番号(国際出願番号):特願平6-063682
公開番号(公開出願番号):特開平7-273439
出願日: 1994年03月31日
公開日(公表日): 1995年10月20日
要約:
【要約】【目的】 微細化しても、十分な半田量の半田バンプを形成できる半田バンプ形成方法を提供する。【構成】 本発明による半田バンプ形成方法は、導体配線が形成されているICチップ実装用基板上(1) に半田バンプを形成するに当たり、基板の導体配線(2) が形成されている表面上に感光性の第1のソルダレジスト層(3) を形成し、フォトエッチングにより、第1のソルダレジスト層(3) の半田バンプを形成すべき位置に第1の開口(3a)を形成し、次に、第1のソルダレジスト層上に第2のソルダレジスト層(4) を形成し、フォトエッチングにより、第2のソルダレジスト層の前記第1の開口と対応する位置に第1の開口と連通する第2の開口(4a)を形成し、前記第1及び第2の開口内に半田(5) を埋め込み、リフロー処理した後、前記第1のソルダレジスト層の少なくとも一部が残存するようにエッチング処理を行なうことを特徴とする。
請求項(抜粋):
導体配線が形成されているICチップ実装用基板上に半田バンプを形成するに当たり、基板の導体配線が形成されている表面上に感光性の第1のソルダレジスト層を形成し、フォトエッチングにより、第1のソルダレジスト層の半田バンプを形成すべき位置に第1の開口を形成し、次に、第1のソルダレジスト層上に第2のソルダレジスト層を形成し、フォトエッチングにより、第2のソルダレジスト層の前記第1の開口と対応する位置に第1の開口と連通する第2の開口を形成し、前記第1及び第2の開口内に半田を埋め込み、リフロー処理した後、前記第1のソルダレジスト層の少なくとも一部が残存するようにエッチング処理を行なうことを特徴とする半田バンプ形成方法。
IPC (3件):
H05K 3/34 505 ,  H01L 21/321 ,  H05K 3/24

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