特許

J-GLOBAL ID：200903038622007056

PLL回路

発明者： 高橋 哲也
出願人/特許権者： 東洋通信機株式会社
代理人 (1件)： 鈴木 均
公報種別：公開公報
出願番号（国際出願番号）：特願平7-158528
公開番号（公開出願番号）：特開平8-330956
出願日： 1995年06月01日
公開日（公表日）： 1996年12月13日
要約：

【要約】【目的】 応答特性を高速のまま維持してサイドスプリアスレベルを充分に抑圧することができるPLL回路を提供する。【構成】 与えられた基準周波数の信号から、所要の周波数の信号を合成するPLL回路であって、2つのPLL回路を直列に接続し、第1のPLL回路で基準周波数の信号から一旦中間的周波数の信号を合成し、第2のPLL回路で上記中間的周波数の信号から所要の周波数の信号を合成すると共に、上記各PLL回路のループフィルタのカットオフ周波数に比べて上記各PLL回路の位相比較器に入力されるリファレンス周波数が十分高くなる様に、上記中間的周波数の値を設定した構成となっている。

請求項（抜粋）：

与えられた基準周波数の信号から、所要の周波数の信号を合成するPLL回路であって、上記基準周波数の信号から一旦中間的周波数の信号を合成する第1の回路手段と、上記中間的周波数の信号から所要の周波数の信号を合成する第2の回路手段とを具備し、上記第1および第2の回路手段のそれぞれが、ループフィルタおよび位相比較器を有し、上記ループフィルタのカットオフ周波数に比べて上記位相比較器に入力されるリファレンス周波数が十分に高くなる様に、上記中間的周波数の値が設定されていることを特徴とするPLL回路。