特許

J-GLOBAL ID：200903038624182114

半導体メモリの試験回路

発明者： リー-リアン シュー ,  カート ノープ ,  妹尾 克徳
出願人/特許権者： ソニー エレクトロニクス インコーポレイテッド
代理人 (1件)： 松隈 秀盛
公報種別：公開公報
出願番号（国際出願番号）：特願平5-223679
公開番号（公開出願番号）：特開平6-318400
出願日： 1993年09月08日
公開日（公表日）： 1994年11月15日
要約：

【要約】【目的】 センス増幅器を付加させることなくメモリアレイの列(コラム)の全部を同時に試験することのできる試験回路を提供すること。【構成】 1つのワードラインに沿ったすべての列を試験する試験回路を設けるとともに、2個の電流検出差動増幅器を設け、ワードラインに沿った多数のメモリセルの内容を検出し、該増幅器の出力を比較することによって可否を示す信号を発生させる。

請求項（抜粋）：

行と列にわたって配列され、行のワードライン及び列のビットラインによって読み出しと書き込みのアクセスが可能なメモリセルのアレイと、上記メモリセルアレイのビットラインを複数の局部データラインに接続するコラムパスゲートとから成る単一チップ半導体メモリに設けられた試験回路であって、上記局部データラインを第1及び第2の相補的試験ラインに選択的に接続するための並直列変換手段と、上記メモリセルの列を読み出しながら上記試験ライン上の信号を比較するための比較手段とを具え、該比較手段は、上記メモリセルを読み出しているときに上記試験ラインの両方に電流が流れているか否かに応じて可否を表す信号を発生することを特徴とする半導体メモリの試験回路。

IPC (3件)：

G11C 29/00 303 ,  G01R 31/318 ,  G11C 11/413

FI (2件)：

G01R 31/28 B ,  G11C 11/34 341 D