特許
J-GLOBAL ID：200903038662066918
タイミング信号発生装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
渡辺 正康 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-289416
公開番号（公開出願番号）：特開平8-146103
出願日： 1994年11月24日
公開日（公表日）： 1996年06月07日
要約：
【要約】 (修正有)【目的】レート端数データ等の情報を分配する必要がない構成とすると共に、高い精度のタイミングでエッジ信号を発生することができるようにする。【構成】クロック発生手段11と、周期データが格納された第1のメモリ12と、周期データとレートタイミングデータの端数データとを加算する第1の加算手段13と、基準クロックを入力すると共に、第1の加算手段からのレートタイミングデータが与えられるレート信号発生手段14と、遅延量データが格納される第2のメモリ21と、端数データが格納される第3のメモリ22と、端数データと前回出力した端数データとを加算する第2の加算手段23と、エッジタイミングデータを出力する第3の加算手段24と、基準クロックとレート信号発生手段からのレート信号とを入力し、遅延パルスを出力するタイミングパルス発生回路25とで構成する。
請求項（抜粋）：
基準クロックとレート信号とを出力するレートジェネレータと、このレートジェネレータから分配される基準クロックとレート信号とを入力し、ユーザが定義する遅延量を持つエッジ信号を出力するタイミングジェネレータとを備えたタイミング信号発生装置であって、前記レートジェネレータは、固定周波数の基準クロック(CLK)を発生するクロック発生手段と、周期データが格納された第1のメモリと、この第1のメモリから読みだされた周期データと自身が前回出力したレートタイミングデータの端数データとを加算する第1の加算手段と、クロック発生手段からの基準クロックを入力すると共に、第1の加算手段からのレートタイミングデータが与えられ、このデータに対応する所定の分解能のレート信号(Rate)を出力するレート信号発生手段とで構成され、前記タイミングジェネレータは、遅延量データが格納される第2のメモリと、第1のメモリに格納した周期データと対応したデータであって当該データの端数データが格納される第3のメモリと、第3のメモリから読みだされた端数データと自身が前回出力した端数データとを加算する第2の加算手段と、第2のメモリから読みだされた遅延量データと第2の加算手段からのデータとを加算しエッジタイミングデータを出力する第3の加算手段と、クロック発生手段からの基準クロックとレート信号発生手段からのレート信号とを入力し、レート信号により初期化されエッジタイミングデータに対応する遅延量を持つ遅延パルスを出力するタイミングパルス発生回路とで構成されるタイミング信号発生装置。
IPC (2件)：
G01R 31/3183
, H03K 5/135
