特許
J-GLOBAL ID：200903038682394563
半導体素子及び半導体装置、並びにこれらの製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
逢坂 宏
公報種別：公開公報
出願番号（国際出願番号）：特願2002-289705
公開番号（公開出願番号）：特開2004-128187
出願日： 2002年10月02日
公開日（公表日）： 2004年04月22日
要約：
【課題】素子作製時に生成するポリGaN等の不要物を効果的に除去し、電極形成及び素子分離を容易かつ確実に行い、高信頼性及び高品質の素子構成層を形成可能な光電変換素子等の半導体素子及び半導体装置、並びにこれらの製造方法を提供すること。【解決手段】例えば、サファイア基板1上にGaN:Si下地成長層2を形成し、下地成長層2上にTi被アブレーション層4及びSiNxマスク層3をこの順に積層し、マスク層3及び被アブレーション層4に、下地成長層2を露出させる開口部38を形成し、開口部38を介してn型GaN:Si層12、更にはInGaN活性層13、p型GaN:Mg層14を結晶成長させた後、この結晶成長層の周囲において被アブレーション層4をレーザアブレーションで選択的に除去して、結晶成長時に同時に生成したポリGaN5を除去し、この除去領域に露出した下地成長層2に電極形成及びスクライビングを行う。【選択図】 図2
請求項（抜粋）：
基体上に下地層を形成する工程と、
前記下地層上にマスク層を積層する工程と、
前記マスク層に、前記下地層を露出させる開口部を形成する工程と、
前記開口部を介して半導体素子構成材料を成長させて素子構成層を形成する工程と、
前記素子構成層の周囲において前記マスク層上の不要物をこの下部のアブレーションによって選択的に除去する工程と、
この除去領域に前記下地層を露出させる工程と
を有する、半導体素子の製造方法。
IPC (1件)：
FI (1件)：
Fターム (14件)：
5F041AA41
, 5F041AA42
, 5F041AA44
, 5F041CA36
, 5F041CA37
, 5F041CA38
, 5F041CA40
, 5F041CA43
, 5F041CA74
, 5F041CA75
, 5F041CA76
, 5F041CA77
, 5F041CA93
, 5F041CB11
