特許

J-GLOBAL ID：200903038694047699

PDP駆動回路

発明者： 大田原 正幸
出願人/特許権者： 株式会社富士通ゼネラル
公報種別：公開公報
出願番号（国際出願番号）：特願平5-219932
公開番号（公開出願番号）：特開平7-075119
出願日： 1993年09月03日
公開日（公表日）： 1995年03月17日
要約：

【要約】【目的】 PDPの駆動回路において、1フレームを構成するサブフィールドごとにPDPに対する書き込み放電の動作・禁止を制御する。【構成】 1フレームを映像信号の階調を表すビット数と同数のサブフィールドに分けてPDPを駆動するPDP駆動回路において、前記ディジタル映像信号(RGB)における1つのビットに係るデータ信号をクロック信号とし、同データ信号がHまたはLに応じてそれぞれ所定のレベルの信号を出力し、垂直同期信号で出力をクリアする、RGB各映像信号の全ビットに対して設けてなるDーFFそれぞれと(1a〜1f等)、同記DーFFそれぞれよりの所定レベルの信号に係るデータをサブフィールドの期間蓄積し、同蓄積したデータ中に映像信号がHであることを示すデータが含まれていないときには当該サブフィールドのPDPに対する書き込み放電を禁止させるサブフィールド制御手段(4、5)とを具備する。

請求項（抜粋）：

1フレームをデイジタル映像信号の階調を表すビット数と同数のサブフィールドに分けてPDPを駆動するPDP駆動回路において、前記ディジタル映像信号における1つのビットに係るデータ信号をクロック信号とし、同データ信号がハイレベルまたはローレベルに応じてそれぞれ所定のレベルの信号を出力し、垂直同期信号で出力をクリアする、RGB各映像信号の全てのビットに対して設けてなるフリップフロップそれぞれと、前記フリップフロップそれぞれよりの所定レベルの信号に係るデータをサブフィールドの期間蓄積し、同蓄積したデータ中に映像信号がハイレベルであることを示すデータが含まれていないときには当該サブフィールドのPDPに対する書き込み放電を停止させるサブフィールド制御手段とを具備したことを特徴とするPDP駆動回路。

IPC (3件)：

H04N 9/30 ,  G09G 3/20 ,  G09G 3/28