特許
J-GLOBAL ID：200903038720218278
半導体加速度センサの製造方法
発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平4-147075
公開番号（公開出願番号）：特開平5-340959
出願日： 1992年06月08日
公開日（公表日）： 1993年12月24日
要約：
【要約】【目的】可動電極及び固定電極を同一基板上に形成すると共に、可動電極の変位方向がシリコン基板と平行に変位する加速度センサの製造方法を提供する。【構成】シリコン基板23上にエピタキシャル層24を形成し、このエピタキシャル層24にトレンチを2つ形成する工程を行う。このトレンチの側壁に酸化膜26を形成してから、このトレンチにエピタキシャル層70を形成する工程を行う。次いでこのエピタキシャル層70の一部分に不純物を注入拡散して固定電極16、17を形成する工程を行う。次いでエピタキシャル層24を選択的に除去してから、可動電極15と酸化膜26と固定電極16、17の直下部分のシリコン基板23を選択的に除去する工程を行う。次いで、酸化膜26を除去する工程を行うことによって可動電極15が固定電極16、17に対して夫々独立する。この可動電極15と固定電極16、17の静電容量を検出することによって加速度を検出することができる。
請求項（抜粋）：
梁と、この梁に支持される可動電極を有する半導体加速度センサの製造方法において、半導体基板上に第1エピタキシャル層を形成する工程と、この第1エピタキシャル層を前記半導体基板表面に至るまで選択的に除去して、2つの対称形状の略直方体のトレンチを形成する工程と、この2つのトレンチの側壁に酸化膜を形成する工程と、この酸化膜が形成された2つのトレンチ底部の半導体基板上に第2エピタキシャル層を積層する工程と、この2つの第2エピタキシャル層の対向する面の少なくとも一部分に固定電極を形成する工程と、前記第1エピタキシャル層の一部分を前記半導体基板表面に至るまで選択的に除去して、前記梁及び可動電極を形成する工程と、少なくとも、前記可動電極の直下部分の半導体基板と前記固定電極の直下部分の半導体基板及びこの可動電極と固定電極に挟まれて形成されている酸化膜の直下部分の半導体基板とを同時に除去する工程と、前記酸化膜を除去する工程と、を有することを特徴とする半導体加速度センサの製造方法。
IPC (2件)：
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