ヒュ-ズ・ラッチ回路および半導体集積回路

発明者：
出願人/特許権者：
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-042728
公開番号（公開出願番号）：特開2000-057799
出願日： 1999年02月22日
公開日（公表日）： 2000年02月25日
要約：

【要約】【課題】ヒューズ素子を用いたヒューズ・ラッチ回路の小面積化を図る。【解決手段】Vddが印加されるノード11と、Vssが印加されるノード12と、一対の信号出力ノード13および14と、一端がノード11に接続され、他端がノード13に接続されたヒューズ素子F1と、ソースがノード11に接続され、ドレインがノード14に接続され、ゲートがノード13に接続されたpチャネルトランジスタP1と、ソースがノード12に接続され、ドレインがノード13に接続され、ゲートがノード14に接続されたnチャネルトランジスタN1と、ソースがノード12に接続され、ドレインがノード14に接続され、ゲートがノード13に接続されたnチャネルトランジスタN2とを具備する。

請求項（抜粋）：

第1電圧が供給される第1ノードと、前記第1電圧とは異なる第2電圧が供給される第2ノードと、第1の信号を出力する第3ノードと、第2の信号を出力する第4ノードと、前記第1ノードと第3ノードとの間に挿入されたヒューズ素子と、前記第1ノードと第4ノードとの間に挿入され、制御電極が前記第3ノードの電位により制御される第1極性の第1のトランジスタと、前記第3ノードと第2ノードとの間に挿入され、制御電極が前記第4ノードの電位により制御される第2極性の第2のトランジスタと、前記第4ノードと第2ノードとの間に挿入され、制御電極が前記第3ノードの電位により制御される第2極性の第3のトランジスタとを具備することを特徴とするヒューズ・ラッチ回路。

IPC (8件)：

G11C 29/00 603 , G11C 11/413 , G11C 11/401 , H01L 21/82 , H01L 27/10 491 , H01L 27/108 , H01L 21/8242 , H03K 3/356

FI (7件)：

G11C 29/00 603 J , H01L 27/10 491 , G11C 11/34 341 C , G11C 11/34 371 D , H01L 21/82 F , H01L 27/10 691 , H03K 3/356 Z

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