論理回路

発明者： ,
出願人/特許権者：
代理人 (1件)：中村純之助 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-081562
公開番号（公開出願番号）：特開平11-284500
出願日： 1998年03月27日
公開日（公表日）： 1999年10月15日
要約：

【要約】【課題】負電源が不要であり、かつ簡単な回路構成で、論理が変化した状態を検出して電源オフ時にも保持することの出来る論理回路を提供する。【解決手段】入力信号に応じて基板電位を制御すると共に論理回路部の負荷となるMOS-FET(10)と、保持回路となるMFS-FET(14)と、MFS-FETに分極を起こさせる際に、そのソースと電源線との接続をオフするスイッチング回路として機能するMOS-FET(13)と、論理を出力するための負荷部分を持たない論理回路部とを備えた論理回路。本発明の回路では、基板電位を制御するMOS-FET(10)を論理回路部の負荷として共用する構造としたので、従来例に比べて小面積で回路を実現することが可能となり、かつ負電源を用いずに論理が変化した状態を検出して電源オフ時にも保持することが出来る。

請求項（抜粋）：

第1のPチャネルMOS-FETと、第2のPチャネルMOS-FETと、PチャネルMFS-FETと、負荷と、第1の信号入力端子と、該第1の信号入力端子に入力する信号の逆位相の信号が入力する第2の信号入力端子と、信号の出力端子と、第1の電源端子と、該第1の電源端子と電位の異なる第2の電源端子と、論理を出力するための負荷部分を持たない論理回路部と、を有し、前記第1のPチャネルMOS-FETのソースおよび当該基板と、前記第2のPチャネルMOS-FETのソースおよび当該基板とが前記第1の電源端子に接続され、前記第1のPチャネルMOS-FETのゲートと、前記PチャネルMFS-FETの基板とが前記第1の信号入力端子に接続され、前記第2のPチャネルMOS-FETのドレインと、前記PチャネルMFS-FETのソースとが接続され、前記PチャネルMFS-FETのドレインと、前記負荷の一端とが、前記出力端子に接続され、前記第1のPチャネルMOS-FETのドレインと、前記PチャネルMFS-FETのゲートとが、前記論理回路部の出力端に接続され、前記負荷の他端と、前記論理回路部の電源端とが前記第2の電源端子に接続されたことを特徴とする論理回路。

IPC (9件)：

H03K 19/0944 , H01L 21/8238 , H01L 27/092 , H01L 27/10 451 , H01L 21/8247 , H01L 29/788 , H01L 29/792 , H03K 3/356 , H03K 19/20

FI (6件)：

H03K 19/094 A , H01L 27/10 451 , H03K 19/20 , H01L 27/08 321 L , H01L 29/78 371 , H03K 3/356 D

前のページに戻る