特許

J-GLOBAL ID：200903038835500597

MOS型半導体装置及びその製造方法

発明者： 森 徹 ,  高田 修
出願人/特許権者： 株式会社東芝 ,  東芝マイクロエレクトロニクス株式会社
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-012743
公開番号（公開出願番号）：特開平6-224438
出願日： 1993年01月28日
公開日（公表日）： 1994年08月12日
要約：

【要約】【目的】ゲート領域を溝の深さ方向に(縦に)形成し、トランジスタのチャネル領域を基板に対し水平方向に広げず、素子領域の微細化を図る。【構成】半導体基板11に溝12,15が形成され、溝12は絶縁物13で埋まり素子分離領域14となり、溝15の壁面にゲート酸化膜16、それを覆うゲート電極17が縦に形成されている。溝15の底面下及びゲート酸化膜16側の溝15の壁面の上半部にそれぞれ接する半導体基板11に各々高不純物濃度のソース/ドレイン領域18が形成されている。ゲート電極17に対応するトランジスタのチャネル長方向(縦方向)において互いに近づきあうように低不純物濃度のソース/ドレイン領域19が領域18より延在して形成される。素子分離領域14、ゲート領域を含み半導体基板11を覆うように酸化膜21、層間絶縁膜22が形成され、所望のコンタクトホール23を介してアルミニウム電極24が高不純物濃度のソース/ドレイン領域18と接続されている。

請求項（抜粋）：

半導体基体に形成された第1の溝及びそれに囲まれた第2の溝と、前記第1の溝に形成された素子分離領域と、前記第2の溝の壁面に形成された縦型のゲート領域と、前記第2の溝底面下及び第2の溝の壁面の上半部にそれぞれ接する半導体基体に各々形成された高不純物濃度の活性領域と、前記ゲート領域に対応するトランジスタのチャネル長方向において互いに近づくように前記高不純物濃度の活性領域より延在した低不純物濃度の活性領域とを具備することを特徴とするMOS型半導体装置。

IPC (2件)：

H01L 29/784 ,  H01L 21/336

FI (3件)：

H01L 29/78 321 X ,  H01L 29/78 301 L ,  H01L 29/78 321 P