特許
J-GLOBAL ID：200903038850229794
ゲート駆動回路及びこれを有する表示装置
発明者：
,
出願人/特許権者：
代理人 (2件)：
小野 由己男
, 稲積 朋子
公報種別：公開公報
出願番号（国際出願番号）：特願2007-162598
公開番号（公開出願番号）：特開2008-003602
出願日： 2007年06月20日
公開日（公表日）： 2008年01月10日
要約：
【課題】駆動不良を改善するためのゲート駆動回路及びこれを含む表示装置が開示される。【解決手段】ゲート駆動回路は、複数のステージが従属的に接続されたシフトレジスタで構成され、任意の1つである第mステージは、第1入力信号によってハイレベルに転換する第1ノード信号に応答して第1クロック信号をゲート信号として出力するプルアップ部と、第2入力信号に応答してゲート信号をオフ電圧に放電するプルダウン部と、第2入力信号に応答して第1ノード信号をオフ電圧に放電する放電部と、第1クロック信号に応答して第1ノード信号をオフ電圧に放電されたゲート信号に維持する第1ホールディング部と、第2クロック信号に応答して第1ノード信号を第1入力信号のオフ電圧に維持する第2ホールディング部とを備え、第2ホールディング部を構成するトランジスタの幅/長さの比は、第1ホールディング部を構成するトランジスタの幅/長さの比より大きい。【選択図】図5
請求項（抜粋）：
複数のステージが従属的に接続されたシフトレジスタで構成され、
前記複数のステージの任意の1つを第mステージとする時、前記第mステージは、
第1クロック信号の入力を受け、第1入力信号によってハイレベルに転換する第1ノード信号に応答して前記第1クロック信号をゲート信号として出力するプルアップ部と、
第2入力信号に応答して前記ゲート信号をオフ電圧に放電させるプルダウン部と、
前記第2入力信号に応答して前記第1ノード信号を前記オフ電圧に放電させる放電部と、
前記第1クロック信号に応答して前記第1ノード信号を前記オフ電圧に放電された前記ゲート信号に維持させる第1ホールディング部と、
第2クロック信号に応答して前記第1ノード信号を第1入力信号のオフ電圧に維持させる第2ホールディング部と、
を含み、前記第2ホールディング部を構成するトランジスタの幅/長さ比は、前記第1ホールディング部を構成するトランジスタの幅/長さ比より大きいことを特徴とするゲート駆動回路。
IPC (5件)：
G09G 3/36
, G02F 1/133
, G09G 3/20
, G11C 19/28
, G11C 19/00
G09G3/36
, G02F1/133 550
, G02F1/133 505
, G09G3/20 622E
, G09G3/20 621A
, G09G3/20 670E
, G09G3/20 622B
, G11C19/28 D
, G11C19/00 J
, G09G3/20 680F
2H093NA16
, 2H093NA43
, 2H093NC22
, 2H093NC34
, 2H093ND36
, 2H093ND39
, 2H093ND44
, 5C006AF42
, 5C006AF71
, 5C006BB16
, 5C006BC03
, 5C006BF03
, 5C006BF34
, 5C006BF37
, 5C006BF49
, 5C006EB05
, 5C006FA31
, 5C006FA37
, 5C080AA10
, 5C080BB05
, 5C080DD09
, 5C080FF11
, 5C080JJ02
, 5C080JJ03
, 5C080JJ04
, 5C080JJ06
